基于FPGA的全数字延时锁相环研究与设计

发布时间：2021-09-07 13:11

　　随着超大规模集成电路的飞速发展,数字化程度越来越高,数据处理的速度越来越快。对于数字电路而言,无论是同步时序还是非同步时序,数字信息处理的精确运行,包括运算、传输和存储等,都需要由稳定的时钟来保证。在高度集成FPGA中,芯片上时钟的分布变得愈发重要。时钟延时与时钟偏斜严重地影响着系统性能。而延时锁相环作为FPGA时钟网络中的核心部分,不仅可以减少时钟偏斜,还能为系统提供时钟同步以及锁相等一系列功能,完全满足FPGA对时序的需要。全数字延时锁相环是基于传统的锁相环的基础上改进而来的。传统的延时锁相环采用模拟电路设计,其锁相偏斜较大,锁相范围很窄,且结构复杂,稳定性较差,容易受到温度的影响。对这些进行分析后,认为全数字化的设计能有效改善这些缺陷。为了提升FPGA芯片的性能,减小时钟延时,降低时钟偏斜,增大锁定范围,提高锁定速度,本文设计了基于FPGA的全数字延时锁相环。在全数字延时锁相环的设计中,分模块地设计系统单元,该系统主要由双D触发器型鉴频鉴相器、测频模块、相位测量模块、相位调节模块构成,并分析了延时单元。相位测量模块将鉴频鉴相器得到的数值转化为延迟级数,然后相位调节模块根据级数进行... 

【文章来源】：南华大学湖南省

【文章页数】：59 页

【学位级别】：硕士

【部分图文】：

锁相环系统框图

-图 2.5 时钟数据恢复原理框图(3)消除时钟偏移锁相环的重要特性是消除时钟偏移。因为系统中存在着大量的晶体管和连线，相当于一个很大的缓冲器。因此，就算没有传输数据，芯片自身固有的时就有着很大的偏移，这个偏移不可被忽视，严重影响了系统性能。而 PLL 可实现输入与输出信号间的相位差为零，从而时钟的偏移现象就得以消除了[37]。2.2 延迟锁相环与图 2.1 中的 PLL 相比，延迟锁相环是通过负反馈回路将一段延迟线的延锁定在一个特定的值。延迟锁定环是围绕着一条延迟可控的延迟线的负反馈统，相对而言，锁相环则是围绕着频率可控振荡器的负反馈系统。延迟线通常由延迟可控的反相器构成的。图 2.6 示出延迟锁相环的基本原理框图。

鉴相器RTL电路图

【参考文献】：
期刊论文
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硕士论文
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本文编号：3389606