多路高速互连信息处理系统及其FPGA实现
发布时间：2021-09-30 18:13
针对复杂嵌入式计算领域对多通道数据传输的速率和规模需求越来越高,给出了一款基于VPX的多路高速互连信息处理系统的整体原理设计;该系统的核心组件有3片FPGA、1片PPC和1片SRIO,为了实现板内外多路10 Gbps高速信号通信,利用高性能FPGA的大量高速收发器,进行了合理的功能设计、GTH时钟设计和主机端加载设计;最后FPGA板内板间GTH测试表明,该系统很好地实现了板间96路10 Gbps高速数据信号接收、56路10 Gbps高速数据信号发送、12路10 Gbps高速数据光信号发送、板内32路10 Gbps高速数据信号互连;该系统具有高集成度、高带宽、高速率等特点,经实验测试,其性能稳定,具有良好的实践效果。
【文章来源】：重庆工商大学学报(自然科学版). 2020,37(06)
【文章页数】：7 页
【部分图文】：
FPGA功能框图
图3 FPGA1&FPGA2 GTH时钟设计每片FPGA均由4片125 MHz的晶振[10]和4个Clock Buffer来配合管理GTH时钟。将FPGA1和FPGA2的Quad210～217中的32路接收端口连接至VPX连接器，Quad118～116中的12路发送端口连接至VPX连接器，Quad115和114中的4路发送端口分别连接至SRIO和光模块，Quad110～113中的16路发送端口连接至FPGA3。将FPGA3的Quad212～219中的32路发送端口连接至VPX连接器，Quad214～217中的16路发送端口连接至FPGA1,Quad210～213中的16路发送端口连接至FPGA2,Quad112～119中的32路接收端口连接至VPX连接器，Quad110和111中的4路发送端口分别连接至光模块和SRIO。从这种设计中能看出，FPGA3中GTH的Transceiver存在复用的情况，即GTH Quad 214～217的16路接收端口连接至FPGA1,16发送端口连接至VPX连接器;GTH Quad212～213的8路接收端口连接至FPGA2,8发送端口连接至VPX连接器。目前，对GTH的Transceiver收发独立使用仅考虑速率一致的情况，同一Transceiver收发独立使用且速率不一致的情况待验证。
基于VPX的多路高速互连处理系统的核心组件，采用3片Xilinx公司Virtex-7 FPGA 690T芯片用于接口连接与信号处理，1片飞思卡尔T2080高性能PPC(Power Architecture PC)处理器用于系统控制及数据处理，同时使用1片第二代SRIO交换芯片CPS1432，用于板内外高速互连，通过VPX接口与系统组成数据传输网络，以实现数据传输和处理的高效结合。其中FPGA芯片功能强大，资源丰富，在本设计中实现的主要功能是板间10 Gbps高速GTH信号通信。PPC配置了1通道DDR3SDRM，大大提高了处理性能，还设计了1路4x SRIO到CPS1432芯片交换，速度可达到5 Gbps，从而也提高板内各芯片之间的通信能力[3]。系统还设计了3路千兆网络接口用于测试和数据传输，其中1路1000 Base-T到前面板，2路1000 Base-X到VPX接口。系统的各个主芯片均连接4 GB的DDR3，扩展了板载内存，各个主芯片还连接了128MB的Nor Flash，用于数据处理和重要信息存储，极大地扩展了系统的存储器容量以满足不同的应用需求[4]。系统背板采用6U尺寸的VPX20连接器，系统前面板使用J63-31连接器，主要用于FPGA＿JTAG调试以及min串口与网络支持PPC调试，前面板还设计了8个LED指示灯，用于反应系统工作状态。在板上控制器(OBC)方面，系统采用Xilinx公司XC3S1400AN芯片来管控整板工作状态以及做3片FPGA的主机端加载。整个系统互连原理框图如图1所示。2 FPGA设计
【参考文献】：
期刊论文
[1]多核DSP与FPGA高速数据传输系统设计与实现[J]. 陈术涛,沈志,王春联,胡奇. 电子技术应用. 2018(12)
[2]一种基于FPGA+DSP的处理机硬件架构[J]. 王占超,张耀天. 太赫兹科学与电子信息学报. 2018(05)
[3]基于FPGA的综合航电互连体系结构设计[J]. 孙发. 机械设计. 2018(S1)
[4]Virtex-7 FPGA DDR3电路的设计与仿真研究[J]. 孔维刚,陈长胜,张旭. 航空计算技术. 2018(04)
[5]基于FPGA的VPX时间统一系统设计[J]. 王振,李建宏,张大松,王肖楠,黄毅龙. 电子技术应用. 2018(01)
[6]基于IP核的PCIE总线接口逻辑的设计和实现[J]. 蒲恺,唐庆,田园. 航空计算技术. 2017(01)
[7]基于FPGA的高速串行传输接口的设计与实现[J]. 杜旭,于洋,黄建. 计算机工程与应用. 2007(12)
硕士论文
[1]基于FPGA的高速数据互连模块设计与应用[D]. 靳蕴瑜.电子科技大学 2018
本文编号：3416399
【文章来源】：重庆工商大学学报(自然科学版). 2020,37(06)
【文章页数】：7 页
【部分图文】：
FPGA功能框图
图3 FPGA1&FPGA2 GTH时钟设计每片FPGA均由4片125 MHz的晶振[10]和4个Clock Buffer来配合管理GTH时钟。将FPGA1和FPGA2的Quad210～217中的32路接收端口连接至VPX连接器，Quad118～116中的12路发送端口连接至VPX连接器，Quad115和114中的4路发送端口分别连接至SRIO和光模块，Quad110～113中的16路发送端口连接至FPGA3。将FPGA3的Quad212～219中的32路发送端口连接至VPX连接器，Quad214～217中的16路发送端口连接至FPGA1,Quad210～213中的16路发送端口连接至FPGA2,Quad112～119中的32路接收端口连接至VPX连接器，Quad110和111中的4路发送端口分别连接至光模块和SRIO。从这种设计中能看出，FPGA3中GTH的Transceiver存在复用的情况，即GTH Quad 214～217的16路接收端口连接至FPGA1,16发送端口连接至VPX连接器;GTH Quad212～213的8路接收端口连接至FPGA2,8发送端口连接至VPX连接器。目前，对GTH的Transceiver收发独立使用仅考虑速率一致的情况，同一Transceiver收发独立使用且速率不一致的情况待验证。
基于VPX的多路高速互连处理系统的核心组件，采用3片Xilinx公司Virtex-7 FPGA 690T芯片用于接口连接与信号处理，1片飞思卡尔T2080高性能PPC(Power Architecture PC)处理器用于系统控制及数据处理，同时使用1片第二代SRIO交换芯片CPS1432，用于板内外高速互连，通过VPX接口与系统组成数据传输网络，以实现数据传输和处理的高效结合。其中FPGA芯片功能强大，资源丰富，在本设计中实现的主要功能是板间10 Gbps高速GTH信号通信。PPC配置了1通道DDR3SDRM，大大提高了处理性能，还设计了1路4x SRIO到CPS1432芯片交换，速度可达到5 Gbps，从而也提高板内各芯片之间的通信能力[3]。系统还设计了3路千兆网络接口用于测试和数据传输，其中1路1000 Base-T到前面板，2路1000 Base-X到VPX接口。系统的各个主芯片均连接4 GB的DDR3，扩展了板载内存，各个主芯片还连接了128MB的Nor Flash，用于数据处理和重要信息存储，极大地扩展了系统的存储器容量以满足不同的应用需求[4]。系统背板采用6U尺寸的VPX20连接器，系统前面板使用J63-31连接器，主要用于FPGA＿JTAG调试以及min串口与网络支持PPC调试，前面板还设计了8个LED指示灯，用于反应系统工作状态。在板上控制器(OBC)方面，系统采用Xilinx公司XC3S1400AN芯片来管控整板工作状态以及做3片FPGA的主机端加载。整个系统互连原理框图如图1所示。2 FPGA设计
【参考文献】：
期刊论文
[1]多核DSP与FPGA高速数据传输系统设计与实现[J]. 陈术涛,沈志,王春联,胡奇. 电子技术应用. 2018(12)
[2]一种基于FPGA+DSP的处理机硬件架构[J]. 王占超,张耀天. 太赫兹科学与电子信息学报. 2018(05)
[3]基于FPGA的综合航电互连体系结构设计[J]. 孙发. 机械设计. 2018(S1)
[4]Virtex-7 FPGA DDR3电路的设计与仿真研究[J]. 孔维刚,陈长胜,张旭. 航空计算技术. 2018(04)
[5]基于FPGA的VPX时间统一系统设计[J]. 王振,李建宏,张大松,王肖楠,黄毅龙. 电子技术应用. 2018(01)
[6]基于IP核的PCIE总线接口逻辑的设计和实现[J]. 蒲恺,唐庆,田园. 航空计算技术. 2017(01)
[7]基于FPGA的高速串行传输接口的设计与实现[J]. 杜旭,于洋,黄建. 计算机工程与应用. 2007(12)
硕士论文
[1]基于FPGA的高速数据互连模块设计与应用[D]. 靳蕴瑜.电子科技大学 2018
本文编号：3416399
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