基于FPGA的多元LDPC码编译码器设计与实现

发布时间：2023-03-23 23:17

　　在信息化时代,有大量信息需要传递,空间干扰严重,可靠性通信变得越来越重要,信道编码在通信系统中的地位也更加重要了。LDPC作为性能优异的一种信道编码技术成为研究的热门,为了进一步提高其纠错性能,研究由二元域转向了多元域。本文对多元LDPC码进行了深入的研究,提出了可以工程化实现方案并采用FPGA实现。首先,跟踪信道编码研究领域的研究进展,分析多元LDPC码的研究现状,设计合理的硬件实现方案并进行研究。其次,论文从多元LDPC码校验矩阵研究入手,从校验矩阵构造出发去确定矩阵的形式,从不同的编译码算法出发优化现有算法,以便提出适合硬件实现的QC结构快速编码算法和混合域译码算法。再次,采用Visual Studio软件搭建通信系统仿真模型,并利用此模型在高斯噪声信道条件下对多元LDPC码的矩阵构造方式、编码码率、码长、译码迭代次数和数据量化精度等参数进行仿真,确定满足系统指标的硬件实现参数。然后,在Quartus II软件开发平台中对确定参数的通信系统的编译码算法进行硬件设计,采用Verilog HDL语言完成编码器和译码器的实现,并用Modelsim软件进行时序分析,完成算法硬件设计后即可...

【文章页数】：70 页

【学位级别】：硕士

【文章目录】：
摘要
ABSTRACT
第1章 绪论
    1.1 课题背景及研究意义
    1.2 LDPC码国内外研究现状及发展趋势
        1.2.1 理论算法研究
        1.2.2 硬件实现研究
    1.3 本文研究内容及结构安排
第2章 多元LDPC码基本原理
    2.1 多元LDPC码的基本知识
        2.1.1 LDPC码的概述
        2.1.2 LDPC码的Tanner图表示
    2.2 多元LDPC码校验矩阵的构造
        2.2.1 基于PEG的校验矩阵构造
        2.2.2 基于QC结构的构造
    2.3 多元LDPC码的编码算法
        2.3.1 直接编码方法
        2.3.2 基于LU分解的编码方法
        2.3.3 基于QC结构化的快速编码方法
    2.4 多元LDPC码的译码算法
        2.4.1 多元BP译码算法
        2.4.2 基于快速傅立叶变换的BP译码算法
        2.4.3 混合域的FFT-BP译码算法
    2.5 本章小结
第3章 多元LDPC码参数分析仿真
    3.1 多元LDPC码参数分析仿真系统模型
    3.2 校验矩阵的确定
    3.3 编码码率的确定
    3.4 码长的确定
    3.5 译码迭代次数的确定
    3.6 数据量化精度的确定
    3.7 本章小结
第4章 多元LDPC码编译码器的FPGA实现
    4.1 硬件平台的设计
        4.1.1 设计思想
        4.1.2 系统硬件方案
        4.1.3 硬件平台的制作与调试
    4.2 多元LDPC码编码器的设计实现
        4.2.1 多元LDPC码的矩阵
        4.2.2 多元LDPC码编码器的整体架构
        4.2.3 SSRAA模块设计
        4.2.4 资源使用分析
    4.3 多元LDPC码译码器的设计实现
        4.3.1 多元LDPC码译码器的整体架构
        4.3.2 控制模块的设计
        4.3.3 存储器的设计
        4.3.4 校验节点模块设计
        4.3.5 变量节点模块设计
        4.3.6 时序仿真与资源使用分析
    4.4 本章小结
第5章 系统测试的设计与实现
    5.1 系统测试模型
    5.2 验证测试
        5.2.1 编码验证测试
        5.2.2 译码验证测试
    5.3 联合系统性能测试
        5.3.1 联合系统测试设计
        5.3.2 测试结果与分析
    5.4 本章小结
结论
参考文献
攻读硕士学位期间发表的论文和取得的科研成果
致谢
附录A FPGA配置电路图
附录B FPGA电源电路图
附录C AD/DA电源电路图
附录D 模数转换器电路图
附录E 数模转换器电路图
附录F USB和串口电路图



本文编号：3768953