基于JESD204B协议的高速串行接收机控制器的数字电路设计与实现

发布时间：2023-06-04 19:32

　　随着现代信息技术设备不断地改进,迫使数据转换器不断提高其分辨率、采样速率和带宽。而这一改变使得传统的接口如CMOS和LVDS由于受限于其传输速率、功耗等因素已无法满足数据转换器与接收机(FPGA、ASIC)传输速率的需求,所以对于满足数据转换器高速传输需求的串行收发器的设计成为高速串行接口领域急需解决的问题。在这种情况下,JEDEC协会提出了一种高速串行接口标准JESD204B,以其更高的通道传输速率、更少的引脚数量、更低的系统成本逐渐被国外接口开发商广泛使用。但是该接口技术在国内还处于起步阶段,还没有成熟的解决方案。本文为了满足市场迫切的需求和寻求国内接口技术的突破,设计了一种基于JESD204B协议的高速串行接收机控制器,其通道传输速率最高达12.5Gbps,支持协议规范中的子类0和子类1模式,支持多通道同步和确定性延迟。本文首先讲述了JESD204系列协议的发展进程,比较了各个协议版本之间的差异和改进之处。然后对JESD204B协议的码组同步、初始化通道对齐、对齐码插入与替换及确定性延迟进行了详尽的分析。之后在对JESD204B接收机协议理论研究的基础上,提出了JESD204B接...

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【学位级别】：硕士

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中文摘要
英文摘要
1 绪论
    1.1 研究背景与意义
    1.2 国内外研究现状
    1.3 论文的主要工作和结构
        1.3.1 论文主要工作
        1.3.2 论文结构
2 JESD204B协议的分析与研究
    2.1 JESD204B协议介绍
        2.1.1 JESD204
        2.1.2 JESD204A
        2.1.3 JESD204B
    2.2 JESD204B协议分析
        2.2.1 数据链路层
        2.2.2 码组同步
        2.2.3 对齐字符插入
        2.2.4 初始化通道对齐
        2.2.5 确定性延迟
    2.3 本章小结
3 JESD204B接收控制器的设计方案
    3.1 JESD204B接收控制器设计指标
    3.2 JESD204B接收控制器整体架构设计
    3.3 JESD204B接收控制器可测试性设计
        3.3.1 片内测试码的设计
        3.3.2 片内测试架构的设计
    3.4 本章小结
4 JESD204B接收机控制器关键数字电路设计
    4.1 解扰器的设计原理及实现方案
    4.2 Comma检测器设计原理及实现方案
    4.3 8B/10B解码器设计原理及实现方案
        4.3.1 8B/10B编码电路的设计原理
        4.3.2 8B/10B解码电路的设计及实现
    4.4 解帧器的设计原理及实现方案
    4.5 控制字符检测与替换的设计原理及实现方案
    4.6 多通道对齐及确定性延迟的设计原理及实现方案
    4.7 接收机控制器状态机的设计原理及实现方案
    4.8 本章小结
5 JESD204B收发机样片功能测试分析
    5.1 测试平台的搭建
        5.1.1 测试芯片顶层参数配置与监控信号读取
        5.1.2 FPGA板级系统调试
    5.2 样片功能测试
        5.2.1 测试芯片JESD204B控制器近端环回测试
        5.2.2 测试芯片JESD204B控制器远端环回测试
        5.2.3 测试芯片PHY的串行环回测试
        5.2.4 测试芯片JESD204B控制器通过PHY串行环回测试
        5.2.5 测试芯片PHY发送测试
        5.2.6 测试芯片PHY接收测试
        5.2.7 测试芯片JESD204B发送控制器片外发送测试
        5.2.8 FPGA JESD204B IP发送，测试芯片JESD204B控制器接收测试
        5.2.9 测试芯片JESD204B接收控制器片外环回测试
        5.2.10 测试芯片双链路subclass0和subclass1工作模式测试
        5.2.11 测试芯片双链路确定性延迟测试
    5.3 本章小结
6 展望与总结
    6.1 全文总结
    6.2 未来研究工作展望
致谢
参考文献
附录
    A. 作者在攻读学位期间发表的专利



本文编号：3830881