一种低复杂度的线性全数字锁相环的设计与实现

发布时间：2017-05-21 21:08

  本文关键词：一种低复杂度的线性全数字锁相环的设计与实现，，由笔耕文化传播整理发布。

【摘要】：数字锁相环具有数字电路的高可靠性、较小面积、低廉价格等优势,同时解决了模拟锁相环存在的直流零点漂移、易受电源电压和环境中温度变化影响等缺点,另外还具有天生的对离散值实时处理的能力,因而目前已经成为锁相环技术的发展方向。当今在使用数字电路等价实现模拟电路、射频电路的研究领域产生了极大的需求,所以本文将对由全部数字模块组成的锁相环进行研究与分析。本论文设计了两种直接数字式频率合成器(DDS)结构有区别的全数字锁相环。均使用解析滤波器来得到输入正弦信号的同相分量和正交分量,使用基于多级流水线坐标旋转数字计算(CORDIC)结构的反正切相位值获取结构来从输入信号的同相分量和正交分量中得到原信号的相位值信息。使用一种不影响全数字锁相环传输函数的相位展开结构来增大相位差值的检测范围从而增大锁定频率范围以及减小锁定时间。使用传统的二阶比例积分滤波器作为环路滤波器,通过使用主导极点的方法,可以将带有环路延迟的数字锁相环转化为一个二阶系统,从而在瞬态行为上逼近理论上的二阶系统,同时能使我们的环路滤波器适用于带有高阶环路延迟的全数字锁相环系统。在数控振荡器的设计上,我们使用DDS来实现,先后设计了基于LUT结构和基于CORDIC结构的DDS。本文对上述设计中的各模块以及整体进行了行为级建模、RTL设计,然后选取了合适的结构,即二阶解析滤波器、分别基于16级流水线CORDIC结构的相位值获取结构和DDS结构进行了ASIC设计。基于SMIC0.13mm工艺,使用synopsys公司的ASIC设计工具来完成ASIC设计,后仿结果与前仿结果一致,锁定时间约为4ms,相位差值约为6.4312°,最后生成的芯片面积为1*1 mm~2。
【关键词】：全数字锁相环 行为级模型 ASIC
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN911.8
【目录】：

• 摘要5-6
• ABSTRACT6-10
• 第一章 绪论10-13
• 1.1 研究背景和意义10
• 1.2 数字锁相环的发展以及研究现状10-12
• 1.3 论文的主要工作和结构安排12-13
• 第二章 数字锁相环概述13-28
• 2.1 数字锁相环的基本原理13-14
• 2.1.1 模拟锁相环基本原理13
• 2.1.2 数字锁相环基本原理13-14
• 2.2 早期数字锁相环的基本类型14-18
• 2.2.1 Flip-flop型14-15
• 2.2.2 Nyquist-rate型15
• 2.2.3 Lead-lag型15-16
• 2.2.4 Exclusive-or型16-17
• 2.2.5 Zero-crossing型17
• 2.2.6 DTL（Digital Tanlock Loop）型17-18
• 2.2.7 TDTL（Time-Delay Digital Tanlock Loop）型18
• 2.3 目前数字锁相环的基本结构类型18-27
• 2.3.1 鉴相器19-21
• 2.3.2 数字环路滤波器21-22
• 2.3.3 数控振荡器22-23
• 2.3.4 分频器23-27
• 2.4 本章小结27-28
• 第三章 全数字锁相环的设计和建模分析28-58
• 3.1 连续域锁相环的模型28-30
• 3.1.1 连续域锁相环的相位模型28-30
• 3.1.2 连续域锁相环滤波器的传输函数30
• 3.2 离散域锁相环的模型30-31
• 3.3 鉴相器31-42
• 3.3.1 基于解析滤波器和CORDIC算法的鉴相器原理31-32
• 3.3.2 解析滤波器32-40
• 3.3.3 相位获取结构40-42
• 3.4 相位展开结构42-44
• 3.5 环路滤波器44-50
• 3.6 数控振荡器50-52
• 3.6.1 基于LUT结构的直接数字式频率合成器50-51
• 3.6.2 基于CORDIC结构的直接数字式频率合成器51-52
• 3.7 全数字锁相环整体的行为级仿真52-57
• 3.7.1 行为级模型的建立52-53
• 3.7.2 LUT结构DDS全数字锁相环的行为级仿真53-56
• 3.7.3 CORDIC结构DDS全数字锁相环的行为级仿真56-57
• 3.8 本章小结57-58
• 第四章 全数字锁相环的RTL实现58-73
• 4.1 基于LUT结构DDS的全数字锁相环的RTL实现58-67
• 4.1.1 鉴相器的RTL实现与仿真58-61
• 4.1.2 相位展开结构与环路滤波器的RTL实现61
• 4.1.3 LUT结构数控振荡器的RTL实现61-63
• 4.1.4 基于LUT结构DDS的全数字锁相环的整体仿真63-67
• 4.2 基于CORDIC结构DDS的全数字锁相环的RTL实现67-72
• 4.2.1 鉴相器的RTL实现与仿真67-69
• 4.2.2 相位展开结构与环路滤波器的RTL实现69-70
• 4.2.3 CORDIC结构数控振荡器的RTL实现70-71
• 4.2.4 基于CORDIC结构DDS的全数字锁相环的整体仿真71-72
• 4.3 本章小结72-73
• 第五章 全数字锁相环的ASIC设计73-79
• 5.1 ASIC设计流程简述73-74
• 5.2 基于CORDIC结构DDS的全数字锁相环的ASIC设计74-77
• 5.2.1 选取的全数字锁相环结构74-75
• 5.2.2 ASIC设计过程75-77
• 5.3 全数字锁相环的后仿真77-78
• 5.4 本章小结78-79
• 第六章 总结与展望79-81
• 6.1 工作总结79
• 6.2 展望79-81
• 致谢81-82
• 参考文献82-86
• 攻读硕士学位期间取得的成果86-87

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