一种卫星导航抗干扰处理器低功耗设计方法

发布时间：2024-02-15 18:57

　　提出一种适用于全球卫星导航系统(GNSS)智能天线的低功耗抗干扰处理器设计方法.通过改进GNSS抗干扰架构中混频器的设计,优化掉数字高中频混频器和滤波器.为进一步降低功耗和硬件资源占用,引入输出双倍速率寄存器(ODDR)技术,实现高中频信号的直接合成.实验测试结果表明,本设计功耗降低11%,硬件资源减少14%,可应用到GNSS智能天线系统中.

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【部分图文】：

图1主流四阵元抗干扰天线组成示意图

目前主流的抗干扰天线架构是通过阵列天线,同时输出多路信号,然后通过射频前端变频到中频,以便数字基带处理能够处理.模数转换器(ADC)完成模拟中频到数字中频的转换,数字基带处理一般有数字信号处理器(DSP)或者中央处理器(CPU)配合现场可编程门阵列(FPGA)或者专用集成电路(....

图2采用DVS技术降低抗干扰模块功耗示意图

而DVS技术需要硬件支持才能实施,目前主流的FPGA器件无法完全支持DVS技术的,而抗干扰ASIC则需要特殊设计才能实现.采用干扰检测切换模式以及DVS技术来降低功耗的示意图如图2所示.一般而言,性能优良的抗干扰算法占用芯片资源多,功耗大些.芯片的工艺越老,功耗也越大.而干扰检....

图3带通采样和正交混频示意图

随着芯片技术的进步,模拟I/Q通道的幅相不平衡已降低到可接受的范围,可以在模拟域实现正交混频,甚至直接变到基带,即零中频的形式,采样率将进一步降低,抗干扰处理器也可以省掉混频和滤波器资源,但ADC数量将翻倍,印刷电路板(PCB)面积也增加,功耗未必能显著降低,而且零中频架构本身会....

图4低功耗架构优化示意图

上述三种方式主要从改进硬件方面进行,缺点在于局限于特殊架构的DAC芯片,原有设计需要改动硬件,仅适合于新设计,通用性受限.本文提出的思路是在不改动硬件基础上进行软件优化,简化数字上变频,降低抗干扰处理器的频率从而降低功耗.本方案功能组成框图如图4所示.相比传统的架构,本方案进....

本文编号：3900185