基于DSP和FPGA的数字对消系统设计与实现

发布时间：2017-06-07 20:12

  本文关键词：基于DSP和FPGA的数字对消系统设计与实现，由笔耕文化传播整理发布。

【摘要】：随着科技的发展以及生活的需要,单天线的调频连续波雷达(FMCW)的应用日益广泛。而随之而来的问题是FMCW雷达的发射信号对接收通道的泄露比较严重,影响制约了它的进一步发展。本文的研究目的为:针对FMCW雷达这一突出问题开展研究,将FMCW雷达发射端对接收端的泄漏降到较低的程度。本论文的研究内容具有理论基础及实践依据,具有一定的研究意义和应用价值。解决这一问题,可以使该雷达的作用距离增加,从而使其应用的场合和范围进一步扩大。本文的主要工作是设计开发一套数字系统硬件平台,并在该数字系统硬件平台上完成对中频信号的采集转换、信号传输、控制及对消相关的预处理算法的FPGA仿真与实现。从而,根据当前泄漏信号的幅度、相位信息,实时计算、反馈输出控制量,对射频对消部分进行控制,实现对发射泄露信号的抑制。首先,本文介绍了该课题的研究目的、研究意义以及国内的研究情况,对几种常用的设计方案进行优劣对比,总结得出本设计所采用的方案,即在传统的射频对消基础上,加入数字控制系统,实现对射频对消模块精确、自适应的控制。其次,本文根据系统要求的各项技术指标、结合实际因素考量,进行了数字系统硬件平台各部分功能规划。并依据数字系统方案,设计了一套数字硬件系统平台。该硬件平台采用CPCI总线架构、DSP+FPGA协同处理方式,搭配AD、DA、运放等外设模块共同构建完成。再次,本文对系统所运用的信号处理算法的流程进行介绍,对FPGA端所涉及的能量检测算法、数字下变频(DDC)等预处理算法的原理、结构等进行介绍。通过MATLAB、ISE等相关软件进行仿真,并基于FPGA对上述算法予以实现。最后,基于PCB高速设计准则实现该硬件系统平台,对系统各硬件模块及算法进行板级测试、验证,并结合射频部分进行联合测试,完成对系统整体的功能验证。联调结果表明:加入数字系统后,泄露信号功率下降。结合环形器隔离度,整个系统在以9.41GHz为中心频率的300MHz带宽范围内,进行逐个单频点的测试,几乎均可实现对消70dB以上。系统在9.54GHz至9.57GHz的30MHz带宽下进行扫频,平均可对消63dB,中心频率处可达到68dB,基本满足系统设计要求。
【关键词】：FMCW雷达 数字对消系统 CPCI FPGA 数字下变频
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN958
【目录】：

• 摘要5-6
• ABSTRACT6-11
• 第一章 绪论11-14
• 1.1 研究的背景与意义11-12
• 1.2 对消控制系统研究情况12
• 1.3 本文的主要内容及章节安排12-14
• 第二章 FMCW雷达对消系统及技术14-18
• 2.1 FMCW雷达及其特性14
• 2.2 FMCW雷达收发隔离与信号泄露解决方案14-16
• 2.2.1 单、双天线工作模式及其隔离度15
• 2.2.2 隔离器件及微波、中频解决方案15
• 2.2.3 模、数对消系统解决方案15-16
• 2.2.4 开、闭环控制系统解决方案16
• 2.3 整体系统的隔离、对消方案选定16-17
• 2.4 对消控制基本原理17
• 2.5 本章小结17-18
• 第三章 数字对消系统硬件平台设计18-61
• 3.1 系统设计要求18
• 3.1.1 研究目标18
• 3.1.2 技术指标18
• 3.2 数字对消系统架构分析及功能划分18-25
• 3.2.1 FPGA+DSP架构信号处理平台19-21
• 3.2.2 硬件平台的 6U_CPCI架构21-23
• 3.2.3 数字对消系统各模块功能划分23-25
• 3.3 FPGA及其外设模块设计25-44
• 3.3.1 信号采集转换模块25-33
• 3.3.1.1 AD模数采集25-30
• 3.3.1.2 DA数模转换30-33
• 3.3.2 时钟管理模块33-37
• 3.3.3 FPGA及其配置模块37-41
• 3.3.3.1 FPGA配置电路设计37-39
• 3.3.3.2 Rocket I/O模块设计39-41
• 3.3.3.3 CPCI_J5模块41
• 3.3.4 FPGA电源模块41-44
• 3.4 DSP及其外设模块设计44-55
• 3.4.1 DSP接口模块及其配置45-50
• 3.4.1.1 JTAG仿真测试接口电路设计45
• 3.4.1.2 EMIF接口设计及DSP配置45-49
• 3.4.1.3 MCBSP模块设计49-50
• 3.4.2 PCI驱动及电源热插拔设计50-51
• 3.4.2.1 CPCI接口电路50
• 3.4.2.2 热插拔电路设计50-51
• 3.4.3 DDR2存储模块51-52
• 3.4.4 DSP电源及复位52-55
• 3.5 后面板设计55-60
• 3.5.1 DA后端运放设计56-57
• 3.5.2 AD前端运放设计57-59
• 3.5.2.1 AD4938固定运放57-58
• 3.5.2.2 AD8370可变增益放大器58-59
• 3.5.3 后面板电源设计59-60
• 3.6 本章小结60-61
• 第四章 接口驱动及预处理算法的研究与FPGA实现61-93
• 4.1 FPGA端外设硬件接口程序设计61-69
• 4.1.1 AD-SPI接口程序设计61-63
• 4.1.2 DA-SPI接口程序设计63-65
• 4.1.3 时钟芯片SPI接口程序设计65-66
• 4.1.4 可变增益运放接口程序设计66-68
• 4.1.5 DSP-EMIF通信接口程序设计68-69
• 4.2 预处理算法研究与实现69-70
• 4.3 AGC能量检测算法70-74
• 4.3.1 能量检测算法原理71
• 4.3.2 能量检测算法实现71-74
• 4.4 数字下变频算法74-85
• 4.4.1 数字下变频算法原理74-75
• 4.4.2 DDS、混频器的研究及实现75-78
• 4.4.3 CIC抽取滤波器的研究与实现78-80
• 4.4.4 HB半带滤波器的研究与实现80-83
• 4.4.5 FIR低通滤波器的研究与实现83-85
• 4.5 频率检测算法85-89
• 4.5.1 频率检测算法原理及实现方法85-87
• 4.5.2 整形模块设计与实现87
• 4.5.3 检测模块的设计与实现87-88
• 4.5.4 频率控制字转换模块的设计与实现88-89
• 4.6 误差检测算法89-92
• 4.6.1 误差检测算法原理89-90
• 4.6.2 误差检测算法设计与实现90-92
• 4.7 本章小结92-93
• 第五章 对消系统的实现与测试93-104
• 5.1 对消系统的实现93-95
• 5.2 系统测试及问题解决95-104
• 5.2.1 基带系统测试95-101
• 5.2.1.1 AD测试95-96
• 5.2.1.2 DA测试96-98
• 5.2.1.3 EMIF通信测试98
• 5.2.1.4 后面板运放测试98-100
• 5.2.1.5 电源测试100-101
• 5.2.2 射频、基带系统联合测试101-104
• 第六章 全文总结与展望104-105
• 6.1 全文总结104
• 6.2 后续工作展望104-105
• 致谢105-106
• 参考文献106-108
• 读硕士学位期间取得的成果108-109

【参考文献】

中国期刊全文数据库 前1条

1 徐泰林;馈通对消环的初步探讨[J];电讯技术;1993年06期

  本文关键词：基于DSP和FPGA的数字对消系统设计与实现，由笔耕文化传播整理发布。

，

本文编号：430178