骨传导语音增强SoC的可重构流水线协处理器设计与实现

发布时间：2017-06-13 01:04

  本文关键词：骨传导语音增强SoC的可重构流水线协处理器设计与实现，，由笔耕文化传播整理发布。

【摘要】：在实际应用中,骨传导设备容易混入因设备振动而产生的噪声,影响人们使用骨传导设备的听觉效果和产生疲劳。在骨传导设备中使用语音增强技术能有效降低语音在传输过程中因设备的振动引入的噪音,提高骨传导设备的使用效果。本文较深入研究了骨传导语音增强可重构So C的可重构流水线协处理器设计技术。完成的主要研究工作和取得的研究成果包括以下四个方面:一、分析研究了基于单通道的骨传导语音增强算法的数据流图和控制流图,提取了该领域算法计算密集型程序模块的循环流水模式和次数、运算操作类型、数据相关性等计算特征,为可重构So C的可重构流水线协处理器的应用定制设计和可重构编译的开发,提供了依据,奠定了基础。二、设计了一种面向骨传导语音增强处理算法的可重构So C体系结构方案。可重构So C的可重构协处理器采用可重构流水线结构,可重构开关网络采用可重构开销很小的多路选择器开关网络。可重构流水线的可重构处理单元的运算操作指令集以及流水线的条数,根据单通道骨传导语音增强算法的应用计算性能需求进行定制。可重构流水线协处理器体系结构具有主要结构和功能参数可选择配置、规模可扩展等特点,对各种骨传导语音增强算法具有良好的适应性。三、针对应用定制可重构流水线支持多种数据流计算模式的特点,使用普通寄存器文件做数据缓存和配置信息缓存时效率低问题,提出了一种基于多功能寄存器文件的高速缓存系统技术设计方案。多功能寄存器文件具有传统寄存器文件、堆、栈的综合功能,既高效支持堆栈式数据流的连续读/写计算缓存模式,又高效支持数据流的循环流水计算缓存模式。实验结果表明,多功能寄存器文件占用的芯片面积与已有的二输入四输出寄存器文件和堆栈式寄存器堆的面积有所减少,但是支持可重构流水线运行矩阵乘和FFT等数据密集型计算的性能有明显提升。四、使用Verilog HDL硬件编程语言对可重构流水线协处理器进行了RTL级的建模,并使Quartus II软件工具,实现了可重构流水线协处理器在FPGA芯片EP3C55F484上的硬件综合模拟和仿真分析。然后,将FFT、矩阵乘、一阶平滑滤波等算法子程序人工编译映射到可重构流水线协处理器的FPGA硬件模型上运行。实验结果表明,可重构流水线协处理器的FPGA硬件模型运行多种典型的语音增强算法的计算密集型程序模块均可满足应用性能要求,具有良好的适用性。
【关键词】：可重构流水线协处理器 语音增强 数据流图 数据通路 多功能寄存器文件
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN912.35;TN47
【目录】：

• 摘要9-10
• ABSTRACT10-12
• 第一章 绪论12-19
• 1.1 课题研究背景12-14
• 1.2 相关技术的研究发展现状14-17
• 1.2.1 骨传导语音增强发展现状14-15
• 1.2.2 可重构技术发展现状15-16
• 1.2.3 语音增强的硬件系统研究现状16-17
• 1.3 本文的主要工作17-18
• 1.4 本文的组织结构18-19
• 第二章 骨传导语音增强算法特征分析19-36
• 2.1 谱减法20-25
• 2.1.1 算法原理20-21
• 2.1.2 基于Mat Lab模拟实验结果21-22
• 2.1.3 算法的计算特征分析22-25
• 2.2 基于非稳态噪声估计的维纳滤波算法25-30
• 2.2.1 算法原理25-27
• 2.2.2 基于Mat Lab模拟实验结果27-28
• 2.2.3 算法的计算特征分析28-30
• 2.3 基于字典训练的语音增强算法30-35
• 2.3.1 算法原理30-31
• 2.3.2 基于Mat Lab模拟实验结果31-33
• 2.3.3 算法的计算特征分析33-35
• 2.4 本章小结35-36
• 第三章 基于可重构流水线的可重构SoC体系结构36-50
• 3.1 基于ACRP的可重构SoC组成结构36-38
• 3.2 嵌入式微处理器设计38-39
• 3.3 可重构流水线线协处理器设计39-44
• 3.3.1 应用定制可重构流水线体系的结构39-40
• 3.3.2 应用定制可重构流水线设计40-44
• 3.4 数据存储系统及交换方式44-46
• 3.4.1 主存储器设计44-45
• 3.4.2 共享总线控制器设计45-46
• 3.5 可重构开关网络设计46-47
• 3.6 可重构流水线协处理器工作原理47-49
• 3.7 本章小结49-50
• 第四章 基于多功能寄存器文件的高速缓存系统设计50-58
• 4.1 引言50-51
• 4.2 多功能寄存器文件的高速数据缓存设计51-56
• 4.1.1 多功能寄存器文件的结构设计51-52
• 4.1.2 功能寄存器文件的工作原理52-53
• 4.1.3 多功能寄存器文件的时序分析53-54
• 4.1.4 实验54-56
• 4.3 多功能寄存器文件的高速配置信息缓存设计56-57
• 4.4 本章小结57-58
• 第五章 可重构流水线协处理器的建模与模拟实验58-70
• 5.1 引言58
• 5.2 可重构流水线协处理器的建模方法58-64
• 5.2.1 配置信息的生成方法58-61
• 5.2.2 可重构协处理器的Verilog HDL模型设计61-64
• 5.3 可重构流水线协处理器模拟实验64-68
• 5.3.1 可重构流水线协处理器的RTL级功能模拟验证64-65
• 5.3.2 可重构流水线协处理器FPGA模型生成与模拟验证65-68
• 5.4 可重构流水线协处理器的模拟实验分析68-69
• 5.5 小结69-70
• 结束语70-72
• 致谢72-74
• 参考文献74-78
• 作者在硕士研究生学习期间获得的学术成果78

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