基于0.18μm CMOS工艺的高速前馈均衡器的设计及数字锁相环的研究

发布时间：2017-06-17 10:01

  本文关键词：基于0.18μm CMOS工艺的高速前馈均衡器的设计及数字锁相环的研究，由笔耕文化传播整理发布。

【摘要】：随着大数据、云计算、移动互联网等技术的兴起和发展,人们对通信系统带宽的需求日益增加。高速、高可靠性、低成本的数据通信越来越成为国内外的研究热点。本文研究了高速前馈均衡器的设计,采用0.18μm CMOS工艺设计了工作速率为6.25Gb/s的3抽头,T/2间隔的FIR前馈均衡器。为了拓展带宽,设计中采用源极电容衰减电路作为延时单元,并采用延时锁定环和负载校准技术,以降低工艺角变化对均衡器性能的影响。该前馈均衡器已经流片并进行了测试,包括焊盘在内的芯片面积为0.67×0.74 mm2。测试结果显示对于经过18、24以及30英寸PCB信道,码间干扰严重的6.25Gb/s伪随机序列信号,均衡后眼图都得到了一定程度的改善,表明本文设计的前馈均衡器能够减小码间干扰,改善信号眼图。本文还研究了应用于高速以太网的全数字锁相环的设计。该数字锁相环采用半定制和全定制相结合的设计方法,能够为40GE和100GE的物理编码子层提供变速箱所需的644.5MHz的时钟。本文首先通过建立数字控制振荡器和鉴相器的行为级模型,快速地仿真验证了全数字锁相环的功能。在此基础上,采用0.18μm CMOS工艺完成了全数字锁相环的版图设计并已提交流片,芯片的版图面积为0.44×0.44mm2,其中核心面积为0.04mm2。后仿真结果表明,全数字锁相环的捕获范围为476.7～962.4 MHz,在644.5MHz处的峰峰抖动小于60ps,RMS抖动小于8.31ps,在1.8V的电源电压下,消耗功耗9.2mW,满足设计指标。在当前通信系统带宽不断增加的趋势下,本文设计的前馈均衡器对于高速串行链路接收机的实现具有重要意义,所研究和设计的全数字锁相环对于40GE和100GE物理编码子层的ASIC实现同样具有实际应用价值。
【关键词】：前馈均衡器 全数字锁相环 延时锁定环 负载校准
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN715;TN911.8
【目录】：

• 摘要4-5
• Abstract5-10
• 第1章 绪论10-16
• 1.1 课题背景10-12
• 1.2 国内外研究现状12-14
• 1.3 论文主要内容与结构安排14-16
• 第2章 高速串行数据通信16-22
• 2.1 信道的非理想特性16-17
• 2.1.1 趋肤效应16
• 2.1.2 介质损耗16
• 2.1.3 反射16-17
• 2.1.4 串扰17
• 2.1.5 噪声17
• 2.2 随机二进制序列的频谱特性17-18
• 2.3 码间干扰18-19
• 2.4 均衡原理19-20
• 2.5 均衡器分类20-21
• 2.5.1 发送端均衡20
• 2.5.2 接收端均衡20-21
• 2.6 本章小结21-22
• 第3章 全数字锁相环22-32
• 3.1 全数字锁相环概述22-24
• 3.1.1 全数字锁相环的结构22-23
• 3.1.2 全数字锁相环与电荷泵型锁相环的比较23
• 3.1.3 全数字锁相环的主要性能参数23-24
• 3.2 全数字锁相环中的噪声24-27
• 3.2.1 器件噪声24-26
• 3.2.2 电源噪声26
• 3.2.3 衬底噪声26-27
• 3.3 振荡器相位噪声的时域模型27-30
• 3.3.1 非累积性抖动27-28
• 3.3.2 累积性抖动28-30
• 3.4 本章小结30-32
• 第4章 前馈均衡器的设计与实现32-46
• 4.1 前馈均衡器设计32-35
• 4.1.1 延时线32-34
• 4.1.2 乘法加法器34-35
• 4.2 抗工艺角变化的延时线设计35-38
• 4.2.1 延时锁定环35-36
• 4.2.2 负载校准36-38
• 4.3 版图设计与后仿真38-41
• 4.3.1 前馈均衡器版图设计要点38
• 4.3.2 版图设计与后仿真38-41
• 4.4 芯片测试41-44
• 4.4.1 功耗测试42
• 4.4.2 延时测试42-43
• 4.4.3 眼图测试43-44
• 4.5 本章小结44-46
• 第5章 全数字锁相环的设计与实现46-62
• 5.1 全数字锁相环设计46-56
• 5.1.1 方案与指标46-47
• 5.1.2 设计流程47-48
• 5.1.3 数字控制振荡器设计48-50
• 5.1.4 鉴相器设计50
• 5.1.5 分频器设计50-51
• 5.1.6 鉴频鉴相控制器设计51-54
• 5.1.7 鉴相过程的稳定性分析54-55
• 5.1.8 全数字锁相环功能验证55-56
• 5.2 版图设计与后仿56-60
• 5.2.1 全数字锁相环版图设计要点56-57
• 5.2.2 版图设计57
• 5.2.3 后仿真57-60
• 5.3 测试方案60
• 5.4 本章小结60-62
• 第6章 总结与展望62-64
• 致谢64-66
• 参考文献66-68
• 作者攻读硕士学位期间发表的论文68

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