一种应用于TDC的延迟锁相环电路设计
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【摘要】:随着数字信号处理和传输速度越来越快,模拟与数字信号的转换速度也越来越快,时钟电路作为集成电路和电子产品终端不可或缺的关键组成部分,其良好的设计越来越关键。尤其对于TDC、ADC这类计量和转换电路,时钟的要求尤为苛刻,时钟质量的好坏关系精度、转换效率等各个方面。随工艺、温度等条件的变化,会对传统的压控振荡器产生时钟的方式带来较大的影响,锁相环或延迟锁相环技术因其独特优势,在时钟领域得到了较广泛的实际应用。针对TDC实现时间数字转换功能对高质量时钟的要求,本文在广泛调研的基础上,提出了一种新型的延迟锁相环系统架构。宽动态时钟范围、低静态相位误差和低抖动的实现是本文DLL的设计重点,并在系统、模块电路、版图绘制等各个方面采取了一定的改进措施以保证DLL性能的实现。系统架构方面,采用双延迟线和防错锁控制电路模块以扩展DLL可锁定的频率范围。电荷泵(CP)采用空闲分流、宽摆幅cascode结构、同类型开关管以及开关支路远离输出等措施以实现较好的充放电电流匹配性和抑制CP电荷共享等其他非理想效应,降低DLL锁定后的静态相位误和时钟抖动;鉴相器增加输出缓冲电路,匹配延迟信息,减小CP输出电流误脉冲的产生。版图绘制时,良好的版图布局设计、传输路径的匹配性设计、数模电路和较敏感电路的隔离设计以及高频传输信号线的屏蔽设计等措施降低寄生和模块串扰。本文在TSMC 0.35μm CMOS工艺条件下,采用Cadence中的Spectre、Virtuo等软件完成了系统结构和版图设计,以及电路的前后仿真验证,并进行了MPW流片验证。时钟范围、静态相位误差和抖动三个关键的性能指标的仿真结果都能够满足TDC应用和设计要求。测试结果表明,SO信号在不同状态可分别锁定在40MHz-80MHz和100MHz-190MHz频率范围内;静态相位误差178ps@125MHz,在不同频率点,占时钟周期比例均小于5%;与输入时钟源相比,粗略估算DLL抖动情况:pk-pk jitter最大为40ps左右,RMS jitter最大为6.7ps左右。本文设计的DLL能够正确实现锁定功能且具备一定的性能,但锁定的频率范围变窄、静态相位误差和抖动性能都与仿真结果有一定的差距,这与DLL设计缺陷、测试条件限制和测试方法等有关。
【关键词】:时钟信号 延迟锁相环 静态相位误差 宽动态范围 时间数字转换器
【学位授予单位】:东南大学
【学位级别】:硕士
【学位授予年份】:2015
【分类号】:TN911.8
【目录】:
- 摘要4-5
- Abstract5-8
- 第一章 绪论8-16
- 1.1 研究背景与意义8-9
- 1.2 国内外研究现状与发展趋势9-12
- 1.3 研究内容与设计指标12-13
- 1.3.1 研究内容12-13
- 1.3.2 设计指标13
- 1.4 论文组织结构13-16
- 第二章 DLL理论基础16-28
- 2.1 时钟信号的相位噪声与时钟抖动16-18
- 2.2 延迟锁相环原理18-23
- 2.2.1 延迟锁相环工作原理18-21
- 2.2.2 延迟锁相环的环路分析21-23
- 2.3 DLL系统噪声分析23-26
- 2.4 本章小结26-28
- 第三章 延迟锁相环电路设计28-54
- 3.1 DLL架构设计28-33
- 3.1.1 TDC应用需求28-29
- 3.1.2 DLL系统架构29-33
- 3.2 各模块电路设计33-49
- 3.2.1 防错锁控制电路33-37
- 3.2.2 鉴相器电路37-40
- 3.2.3 电荷泵电路40-45
- 3.2.4 压控延迟线45-49
- 3.3 系统前仿真验证49-52
- 3.4 本章小结52-54
- 第四章 版图设计与后仿验证54-64
- 4.1 系统版图布局原则54-55
- 4.2 各模块版图55-59
- 4.3 系统后仿验证59-62
- 4.4 本章小结62-64
- 第五章 测试结果与分析64-74
- 5.1 测试环境与平台64-66
- 5.2 DLL测试结果与分析66-69
- 5.3 DLL改进测试69-73
- 5.4 本章小结73-74
- 第六章 总结与展望74-76
- 6.1 总结74
- 6.2 展望74-76
- 参考文献76-80
- 致谢80-82
- 攻读硕士期间发表的论文82
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