用于高速无线局域网SOC的ADC IP设计

发布时间：2017-07-03 11:08

  本文关键词：用于高速无线局域网SOC的ADC IP设计

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【摘要】：随着半导体工艺向深亚微米方向发展,芯片的集成度越来越高,越来越多的电路集成在片上系统(SOC)上。模数转换器(ADC)作为模拟信号和数字信号之间的接口电路,是系统不可或缺的模块。逐次逼近型ADC(SAR ADC)因其结构的特殊性,其功耗会随着工艺尺寸的缩小、电源电压的下降而降低,同时其转换速度随着工艺尺寸的缩小而增大。所以,SAR ADC特别适用于高集成度、低功耗的系统芯片,比如无线局域网SOC。对于应用于无线局域网SOC的ADC IP,ADC在满足系统性能要求的同时要兼顾低功耗。本论文基于SMIC 55nm Low Leakage CMOS工艺设计了两版IP,分别是11bit 80MS/s双通道SAR ADC IP和11bit 160MS/s双通道SAR ADC IP。两版芯片均采用Subranged SAR ADC结构,由一个前端3.5bit全并行ADC(FLASH ADC)和一个后端8bit SAR ADC组成。FLASH ADC的使用不仅减小参考的动态功耗而且实现温度码控制高位段电容,保证ADC有良好的微分非线性(DNL)。0.5bit冗余位的设计使ADC能够容忍一定程度的比较器失调和孔径误差。在具体模块电路设计时有以下考虑:采用底板采样,减小电荷注入效应对采样网络的影响;电容阵列为分段式电容结构,减小电容,降低DAC功耗和减小版图面积;优化电容阵列关键节点的寄生、使用自举开关采样及实现电容阵列匹配性设计,保证了ADC有良好的线性度;比较器使用全动态电路,无静态功耗;使用基于等效门控环形振荡器的异步高速SAR逻辑,提高ADC转换速度。两版芯片均完成了流片和测试。11bit 80MS/s SAR ADC测试结果为:在输入信号为2.4MHz,采样频率为100.11MHz时,SNDR为60.9dB,SFDR为74.6dB;在输入信号为50MHz,采样频率为100.11MHz时,SNDR为57.5dB,SFDR为66.4dB。单个通道的功耗为1.75mW。11bit 160MS/s SAR ADC的测试结果为:在输入信号为4.9MHz,采样频率为150MHz时,SNDR为60.88dB,SFDR为71.57dB;在输入信号为70MHz,采样频率为150MHz时,SNDR为49.96dB,SFDR为57.71dB。单个通道的功耗为2.45mW。测试结果表明,两版芯片均实现了高采样率、低功耗的系统要求。
【关键词】：高速 高分辨率 低功耗 逐次逼近 模数转换器
【学位授予单位】：清华大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN792;TN925.93
【目录】：

• 摘要3-4
• Abstract4-9
• 第1章 引言9-15
• 1.1 课题背景及意义9-10
• 1.2 SAR ADC研究现状10-13
• 1.3 主要工作13
• 1.4 论文架构13-15
• 第2章 SAR ADC技术研究15-34
• 2.1 传统结构SAR ADC15-17
• 2.2 高速SAR ADC IP设计难点17-18
• 2.3 SAR ADC研究现状18-23
• 2.3.1 一步多比特结构18-19
• 2.3.2 Pipelined-SAR ADC19-20
• 2.3.3 交织技术20-21
• 2.3.4 校准技术21-23
• 2.4 模块电路研究23-34
• 2.4.1 电容阵列23-27
• 2.4.2 采样网络与开关27-29
• 2.4.3 比较器29-31
• 2.4.4 异步时钟产生电路31-32
• 2.4.5 SAR逻辑32-34
• 第3章 SAR ADC的具体设计方案34-51
• 3.1 SAR ADC采用的电路结构34-37
• 3.2 电容阵列37-42
• 3.2.1 电容阵列设计37-38
• 3.2.2 电容阵列寄生分析38-40
• 3.2.3 电容阵列实际结构40-42
• 3.3 采样网络42-44
• 3.3.1 采样开关42-43
• 3.3.2 采样网络43-44
• 3.4 比较器44-47
• 3.4.1 比较器的设计44-45
• 3.4.2 噪声考虑45-47
• 3.4.3 失调考虑47
• 3.5 逻辑设计47-51
• 3.5.1 高速时钟产生电路48-49
• 3.5.2 SAR逻辑电路49-50
• 3.5.3 电路速度优化50-51
• 第4章 11bit 80MS/s SAR ADC IP的设计与测试51-64
• 4.1 系统设计51-57
• 4.1.1 电容阵列的设计51-53
• 4.1.2 采样开关设计53-54
• 4.1.3 比较器的设计54
• 4.1.4 异步时钟电路的设计54-56
• 4.1.5 11bit 80MS/s SAR ADC的整体仿真56-57
• 4.2 11bit 80MS/s SAR ADC版图布局57-58
• 4.3 11bit 80MS/s SAR ADC测试58-64
• 4.3.1 SAR ADC测试方案58-60
• 4.3.2 SAR ADC的测试结果60-61
• 4.3.3 动态性能测试结果分析61-62
• 4.3.4 静态性能测试结果分析62-64
• 第5章 11bit 160MS/s SAR ADC IP的设计与测试64-78
• 5.1 SAR ADC改进方案64-68
• 5.1.1 可调高速异步时钟64-65
• 5.1.2 SAR逻辑的改进65-67
• 5.1.3 FLASH比较器的改进67-68
• 5.1.4 版图优化68
• 5.2 SAR ADC的测试结果分析68-71
• 5.2.1 测试结果68-70
• 5.2.2 动态性能测试结果分析70-71
• 5.2.3 静态性能测试结果分析71
• 5.3 改进方案71-78
• 5.3.1 比较器改进71-72
• 5.3.2 GCRO环路改进72-74
• 5.3.3 时序改进74-76
• 5.3.4 版图优化76-77
• 5.3.5 仿真结果77-78
• 第6章 总结与展望78-80
• 6.1 总结78-79
• 6.2 展望79-80
• 参考文献80-83
• 致谢83-85
• 个人简历、在学期间发表的学术论文与研究成果85

【参考文献】

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1 宗士新;高分辨率数字时间转换器的设计[D];哈尔滨工业大学;2012年

  本文关键词：用于高速无线局域网SOC的ADC IP设计

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本文编号：513404