雷达信号处理关键IP核的FPGA实现与验证

发布时间：2017-08-14 10:22

  本文关键词：雷达信号处理关键IP核的FPGA实现与验证

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【摘要】：在目前的系统级芯片(SoC)设计与实现中,验证工作平均要占到整个设计工作量的60%～80%,随着设计复杂度的提高,验证复杂性及工作量还会进一步提升。验证已经成为SoC设计过程中最耗时耗力的一项工作,为了缩短产品上市时间,提高验证效率,对SoC的验证提出了更高的要求,基于现场可编程门阵列(FPGA)的原型验证为SoC验证提供了一种方法,并凭借其优势成为SoC设计及实现中常用的验证手段。本文主要采用软硬件结合的方法,针对脉冲多普勒(PD)雷达信号处理器中的数字下变频(DDC)和脉冲压缩(PC)模块进行验证,为雷达信号处理器的SoC实现提供指导性意见,主要工作如下：1、根据项目中的雷达系统指标计算出雷达信号处理各个模块的主要性能参数要求,制定出DDC和PC的设计和验证方案。2、根据雷达信号处理灵活性的要求,结合DDC基本理论和有限状态机技术,设计出滤波系数、滤波阶数和抽取倍数可配置的DDC,其中抽取倍数1～7可配置,滤波阶数7～31可配置。PC分别由预处理模块、输入选择模块、快速傅里叶变换(FFT)处理模块、输出模块、匹配滤波模块和截位模块构成,采用单路径延迟反馈(SDF)结构的双输入输出FFT处理器实现其中的FFT处理模块,完成其寄存器传输级(RTL)代码设计。3、对所设计DDC和PC的代码进行修改,并保证代码修改前后功能一致,在Xilinx公司的Zynq XC7Z020-1CLG484C上实现其原型。对于DDC,首先,用modelsim验证了其奇偶模块功能、配置阶数分别为15和31的FIR模块功能以及1-7倍抽取功能；其次,以滤波阶数为31、抽取倍数为8的DDC为例,采用线性调频信号作为输入,给出MATLAB仿真结果、modelsim仿真结果和FPGA运行结果,通过这三者的比对验证其功能。对于PC,FFT模块是其关键模块,整体PC的性能和面积均取决于此,首先,以4096点FFT为例,把MATLAB的计算结果和FPGA实际运行结果作比对,分析误差后得出其功能正确。其次,对PC在MMATLA B平台上进行仿真,并在ZedBoard开发板上对设计进行验证,将FPGA上运行的结果与Matlab仿真结果进行对比。最后,给出了三种情形下的脉压结果,都证明了功能的正确性并且对其在FPGA上实现的性能和资源占用情况作出了说明。
【关键词】：数字下变频 脉冲压缩 系统级芯片 FPGA原型验证
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN957.51
【目录】：

• 摘要5-7
• ABSTRACT7-12
• 符号对照表12-13
• 缩略语对照表13-18
• 第一章 绪论18-22
• 1.1 课题背景及研究意义18-19
• 1.2 国内外研究现状19
• 1.3 本文的主要工作和内容安排19-22
• 1.3.1 本文的主要工作19-20
• 1.3.2 本文的内容安排20-22
• 第二章 SoC中的验证技术22-26
• 2.1 仿真技术22-23
• 2.1.1 基于事件的仿真器22
• 2.1.2 基于周期的仿真器22
• 2.1.3 基于事务的验证22
• 2.1.4 代码覆盖状况分析22
• 2.1.5 软硬件协同验证22-23
• 2.1.6 仿效系统23
• 2.1.7 快速原型系统23
• 2.1.8 硬件加速器23
• 2.1.9 数模混合信号仿真23
• 2.2 静态技术23-24
• 2.2.1 代码静态检查23-24
• 2.2.2 时序验证24
• 2.3 形式技术24
• 2.3.1 定理证明技术24
• 2.3.2 模型形式检查24
• 2.3.3 等价性形式检查24
• 2.4 物理验证与分析24
• 2.5 本章小结24-26
• 第三章 基于FPGA的SoC原型验证技术26-32
• 3.1 FPGA简要介绍26-27
• 3.2 FPGA原型验证简要介绍27-28
• 3.3 FPGA原型验证的优势及局限性28-29
• 3.4 FPGA原型验证流程29-30
• 3.5 本章小结30-32
• 第四章 雷达信号处理关键IP核的设计与优化32-56
• 4.1 IP核内容与分类32-33
• 4.2 雷达信号处理流程及主要性能指标33-34
• 4.3 可配置DDC的设计34-42
• 4.3.1 可配置DDC的整体设计34-36
• 4.3.2 可配置FIR滤波器和抽取模块的设计36-40
• 4.3.3 多通道FIR滤波模块设计40-42
• 4.4 可配置双路脉冲压缩电路的设计42-55
• 4.4.1 整体架构43-44
• 4.4.2 预处理模块44-46
• 4.4.3 FFT处理模块46-51
• 4.4.4 匹配处理模块51-53
• 4.4.5 截位模块53-55
• 4.5 本章小结55-56
• 第五章 基于FPGA的可配置DDC和PC原型实现与验证56-74
• 5.1 ZedBoard验证平台概述56-57
• 5.1.1 ZedBoard验证平台结构56-57
• 5.1.2 验证平台主芯片介绍57
• 5.2 代码移植及原型实现57-60
• 5.2.1 存储单元修改58
• 5.2.2 design ware的修改58
• 5.2.3 时钟单元的修改58
• 5.2.4 同步设计原则58-59
• 5.2.5 增加流水59
• 5.2.6 ChipScope核的插入59-60
• 5.3 验证思路60
• 5.4 可配置DDC的验证60-65
• 5.4.1 DDC各个模块功能验证分析60-62
• 5.4.2 DDC整体功能验证62-65
• 5.4.3 DDC模块占用FPGA资源情况与其整体性能65
• 5.5 可配置PC的验证65-73
• 5.5.1 FFT模块的功能验证与误差分析65-68
• 5.5.2 PC整体功能的仿真与验证68-72
• 5.5.3 PC模块占用FPGA资源情况与其整体性能72-73
• 5.6 本章小结73-74
• 第六章 总结与展望74-76
• 参考文献76-78
• 致谢78-80
• 作者简介80

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1 ;西安电子科技大学雷达信号处理国家级重点实验室简介[J];雷达学报;2012年03期

2 ;《雷达信号处理重点实验室基金》简介[J];西安电子科技大学学报;1997年S1期

3 ;雷达信号处理重点实验室1997年科研情况[J];西安电子科技大学学报;1997年S1期

4 孙晓闻,张林让,吴顺君;脉冲多卜勒雷达信号处理系统的仿真[J];系统仿真学报;2002年11期

5 刘伟,李海,曾涛;面向对象通用雷达信号处理程序框架的设计与实现[J];北京理工大学学报;2004年08期

6 何宾,汪晓男;一种雷达信号处理系统新体系结构的设计[J];现代雷达;2004年10期

7 杨s，

本文编号：672200