高速串行通信协议栈逻辑物理层的设计

发布时间：2017-09-08 08:44

  本文关键词：高速串行通信协议栈逻辑物理层的设计

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【摘要】：互联网的发展伴随着大数据时代的到来,对服务器处理海量数据的能力提出了更高的要求,由此带来对网络中设备与设备之间信息交互的要求越来越高。研究高效的高速I/O串行总线是一种必然趋势,而定制串行通信协议栈是高速I/O串行总线,分为服务层、网络层、数据链路层和物理层,主要应用于网络中多节点间的数据高速传输与转发,它能够支持数据中心的远程内存直接访问,以满足其对于大容量内存的需求。逻辑物理层是定制通信协议栈物理层逻辑部分,在整个定制通信协议栈的系统结构中占举足轻重的位置。本文对逻辑物理层模块功能和结构进行了相关的需求分析,给出了设计和实现的详细过程。首先对通信协议栈逻辑物理层相关的技术进行研究,包括多通道字符的处理、极性翻转、通道协商等。接着对设计的整体性能、功能、结构和模块层次进行了详细阐述,将逻辑物理层分为发送端、接收端和链路训练与控制状态机,逻辑物理层内部通过握手的方法完成链路的训练过程,保证上层服务层包和数据链路层包的正确发送和接收。然后重点阐述了逻辑物理层的模块实现过程,对逻辑物理层模块中的重要组成部分进行深入剖析,通过对各个模块的实现描述,说明了逻辑物理层对发送和接收报文进行处理的具体步骤,以及链路训练的协商机制,主要包括字节的拆分、通道的协商、字符的锁定和多通道之间的去偏移处理等关键问题。整个实现过程采用Verilog语言进行RTL级描述,通过功能仿真测试,并且通过设计流程图、模块系统架构图和框图等方式详细阐述各个模块的设计方法。最后使用ISE14.5软件,采用Xilinx的VC707开发平台,结合整个协议栈进行上板测试,进一步保证了逻辑物理层的健壮性,其中参考时钟为250Mhz,数据位宽为256比特,系统主时钟达到125Mhz,实现了预期的设计目标。本文设计的逻辑物理层功能完善,性能可靠,满足数据中心多节点间互联中定制串行通信协议栈的使用要求。
【关键词】：定制串行通信协议栈 逻辑物理层 通道协商 链路训练 Verilog VC707
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN915.04
【目录】：

• 摘要4-5
• Abstract5-8
• 第一章 绪论8-12
• 1.1 研究背景与意义8-9
• 1.2 国内外研究现状9
• 1.3 研究内容与设计指标9-10
• 1.3.1 研究内容9-10
• 1.3.2 设计指标10
• 1.4 论文组织结构10-12
• 第二章 高速串行通信协议栈的分析12-22
• 2.1 通信协议栈与数据中心的关系12
• 2.2 内存资源控制器12-13
• 2.3 通信协议栈分析13-14
• 2.4 服务层14-15
• 2.5 网络层15
• 2.6 数据链路层15-16
• 2.7 物理层16-21
• 2.7.1 物理报文序列介绍16-17
• 2.7.2 多通道字符的处理和应用17-19
• 2.7.3 极性翻转19
• 2.7.4 通道协商机制19-20
• 2.7.5 时钟补偿20
• 2.7.6 PIPE接口和PHY介绍20-21
• 2.8 本章小结21-22
• 第三章 需求分析和方案制定22-34
• 3.1 需求分析22-24
• 3.1.1 系统功能概述22
• 3.1.2 初始化配置22-23
• 3.1.3 初始化过程23
• 3.1.4 初始化结束23
• 3.1.5 设计需求23-24
• 3.2 系统结构24-25
• 3.3 系统模块层次25-33
• 3.3.1 逻辑物理层接口包格式26
• 3.3.2 txalign模块功能介绍26-28
• 3.3.3 txlane模块功能介绍28-29
• 3.3.4 rxlane模块功能介绍29-30
• 3.3.5 deskew模块功能介绍30-32
• 3.3.6 链路状态机模块功能介绍32-33
• 3.4 本章小结33-34
• 第四章 逻辑物理层的硬件设计34-62
• 4.1 txalign模块的设计实现34-40
• 4.1.1 发送控制部分设计34-38
• 4.1.2 字节拆分部分设计38-39
• 4.1.3 通道翻转部分设计39-40
• 4.1.4 时钟补偿部分设计40
• 4.2 txlane模块的设计实现40-41
• 4.3 rxlane模块的设计实现41-47
• 4.3.1 字符的锁定与调序42-46
• 4.3.2 物理报文信息处理46-47
• 4.3.3 数据报文提取处理47
• 4.4 deskew模块的设计实现47-52
• 4.4.1 通道翻转部分设计48
• 4.4.2 去偏移部分设计48-50
• 4.4.3 字节反拆分设计50
• 4.4.4 移位和拼接设计50-51
• 4.4.5 输出部分设计51-52
• 4.5 链路训练状态机设计实现52-60
• 4.5.1 各个逻辑单元模块介绍53-55
• 4.5.2 DET硬件实现描述55-56
• 4.5.3 POL硬件实现描述56-57
• 4.5.4 CFG硬件实现描述57-58
• 4.5.5 RCV硬件实现描述58-60
• 4.5.6 LO硬件实现描述60
• 4.6 本章小结60-62
• 第五章 验证及结果分析62-82
• 5.1 模块级功能验证62-69
• 5.1.1 初始化配置测试62
• 5.1.2 数据收发正确性测试62-64
• 5.1.3 串行速率可配置测试64
• 5.1.4 通道可配置测试64-65
• 5.1.5 通道协商测试65-66
• 5.1.6 字符锁定与调序测试66-67
• 5.1.7 通道间去偏移测试67-68
• 5.1.8 压力测试68-69
• 5.2 系统级功能验证69-71
• 5.3 FPGA验证71-81
• 5.3.1 FPGA验证流程71-74
• 5.3.2 ISE综合74-77
• 5.3.3 ISE实现77-78
• 5.3.4 上板验证78-81
• 5.4 本章小结81-82
• 第六章 总结与展望82-84
• 6.1 总结82
• 6.2 展望82-84
• 参考文献84-86
• 致谢86-88
• 攻读硕士学位期间发表的论文88

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