FT-SerDes接收器设计

发布时间：2017-09-08 10:38

  本文关键词：FT-SerDes接收器设计

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【摘要】：SerDes是一种时分多路复用(TDM)、点对点(P2P)的串行通信技术,即在发送端,多路低速并行信号被转换成高速串行信号,经过传输媒体(光缆或铜线),最后在接收端,高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术能充分利用传输媒体的信道容量,减少所需的传输信道数和器件引脚数,从而大大降低通信成本。作者参与了一个FT-SerDes(下称SerDes)中接收器的研制任务,该SerDes基于40nm标准CMOS工艺,最大传输速率5Gbps。论文介绍了SerDes接收器的各单元组成以及其工作原理,完成了SerDes接收器电路及版图的设计验证,该接收器支持1.25,2.5,3.125和5 Gbps数据速率,能实现对数据信号的补偿放大,采样以及串并转换等功能。针对接收器设计中的各个单元设计,本文的主要工作如下:一:设计的阻抗匹配电路采用二分法算法实现,能快速实现阻抗的匹配,减小反射,保证信号质量;二:均衡器采用多级放大器级联与环路反馈相结合的方法来补偿高频衰减,实现对信号15d B固定增益的放大;三:采样电路通过高速锁存比较器实现,能快速提取数据信息,并且该采样比较器还能工作在更高的传输速率(大概20Gbps),对更高速Serdes接口的采样器研究有很好的参考意义;四:串并转换电路采用了传统的树形解串结构,结构经典,能较好的解决时序问题;五:设计了Comma检测单元(边界检测单元),利用Comma信号指示字节边界,验证数据是否对齐;六:设计了Los(差分信号强度)检测单元,对数据进行实时监控,用于判断接收器是否工作,节约功耗。七:对各单元的版图和整体版图进行定制和仿真,验证设计的正确性。在仿真过程中采用Verilog-A模拟噪声源,模拟了SerDes接收器系统中固有的各种噪声源,利用Hspice工具进行了仿真,结果显示该接收器工作正常,性能指标满足项目要求。
【关键词】：SerDes 阻抗匹配 均衡器 采样 串并转换 Comma检测 Los检测
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN851
【目录】：

• 摘要11-12
• ABSTRACT12-14
• 第一章 绪论14-18
• 1.1 课题研究背景14-15
• 1.2 国内外研究进展15
• 1.3 课题的主要工作15-16
• 1.4 论文的组成16-18
• 第二章 SerDes概述18-26
• 2.1 并行接口的局限性18-19
• 2.2 高速串行接口19-20
• 2.3 SerDes的组成及工作原理20-22
• 2.4 Serdes的主要性能指标22
• 2.4.1 抖动22
• 2.4.2 误码率22
• 2.4.3 眼图22
• 2.5 SerDes信道分析22-26
• 2.5.1 信道特性23-24
• 2.5.1.1 介质损耗23
• 2.5.1.2 趋肤效应23
• 2.5.1.3 串扰23-24
• 2.5.2 信道损耗24-26
• 第三章 差分信号接收器设计26-53
• 3.1 阻抗匹配电路设计27-31
• 3.1.1 阻抗匹配原理28
• 3.1.2 电阻阵列28-30
• 3.1.3 模拟模块30
• 3.1.4 模拟分析30-31
• 3.2 均衡电路设计31-40
• 3.2.1 均衡器分类32-35
• 3.2.1.1 无源均衡器32-33
• 3.2.1.2 有源均衡器33
• 3.2.1.3 线性均衡器33-34
• 3.2.1.4 非线性均衡器34-35
• 3.2.2 FT-SerDes均衡器设计35-38
• 3.2.2.1 基准电压源35-36
• 3.2.2.2 交流耦合36
• 3.2.2.3 线性模拟均衡器电路36-38
• 3.2.3 均衡器仿真38-40
• 3.3 采样电路设计40-45
• 3.3.1 时钟数据恢复电路41-42
• 3.3.2 第一级采样42
• 3.3.3 第二级采样42-43
• 3.3.4 第三级采样43-44
• 3.3.5 仿真结果44-45
• 3.4 串并转换电路设计45-52
• 3.4.1 串并转换原理46
• 3.4.2 数据对齐46-47
• 3.4.3 五分频47-48
• 3.4.4 1:2 分接器48-49
• 3.4.5 1:5 分接器49-50
• 3.4.6 仿真结果50-52
• 3.5 本章小结52-53
• 第四章 功能检测电路设计53-58
• 4.1 Comma检测电路53-54
• 4.1.1 Comma检测原理53
• 4.1.2 Comma电路的实现与仿真53-54
• 4.2 差分信号强度检测电路54-57
• 4.2.1 检测电路原理54-55
• 4.2.2 电路仿真55-57
• 4.3 本章小结57-58
• 第五章 版图的实现58-64
• 5.1 版图设计要考虑的问题及方案58
• 5.2 版图的系统级布局规划与实现58-61
• 5.3 版图模拟结果61-63
• 5.3.1 均衡器版图仿真61-63
• 5.3.2 数据强度检测版图仿真63
• 5.4 本章小结63-64
• 第六章 结束语64-66
• 6.1 回顾总结64
• 6.2 不足之处64-65
• 6.3 展望未来高性能接口65-66
• 致谢66-67
• 参考文献67-70
• 作者在学期间取得的学术成果70-71
• 附录A 传输线的Hspice模型71

【参考文献】

中国期刊全文数据库 前8条

1 韩良;尹帅;;基于CMOS工艺高速光纤通信系统的限幅放大器[J];微电子学与计算机;2009年07期

2 谢詹奇;戴庆元;;均衡器技术研究[J];微处理机;2009年03期

3 刘玮;肖磊;杨莲兴;;1.25Gbps串并并串转换接收器的低抖动设计[J];固体电子学研究与进展;2009年01期

4 顾艳丽;熊继军;焦新泉;;长线传输的阻抗匹配设计[J];国外电子元器件;2008年10期

5 闫景富;李淑秋;;LVDS和CML电平在高速串行连接中的应用[J];微计算机应用;2008年08期

6 黄乘顺;李星亮;蔡益宇;;传输线阻抗匹配模型及精确计算[J];通信技术;2007年11期

7 张家川;刘伯安;;高速多电平LVDS收发器设计[J];微电子学与计算机;2007年04期

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中国硕士学位论文全文数据库 前2条

1 李永乾;基于8b/10b编码技术的SerDes接口电路设计[D];电子科技大学;2010年

2 鲁雪晴;高速通信系统中的模拟均衡器研究[D];西安电子科技大学;2007年

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本文编号：813540