子阵级数字阵列雷达自适应单脉冲测角电路设计与实现

发布时间：2017-09-19 18:40

  本文关键词：子阵级数字阵列雷达自适应单脉冲测角电路设计与实现

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【摘要】：数字阵列自适应单脉冲技术具有角度跟踪精度高、跟踪速度快和自适应抗干扰的特点,因此被广泛地应用在探测、制导以及电子对抗等场合。为了保证在自适应干扰抑制的同时,还能有效地降低系统成本和自适应波束形成算法的复杂度,大规模数字阵列天线可以采用子阵结构,子阵间形成自适应和差波束进行角度估计。本文针对某子阵级数字阵列雷达系统的实际需求,研制了基于TI公司高性能8核并行处理器TMS320C6678和Xilinx公司最新的Kintex 7系列FPGA的自适应单脉冲测角硬件电路,并在该平台上开展子阵级自适应单脉冲算法的研究和实现,并进行系统功能和性能测试。工作主要包括：1.针对子阵级数字阵列雷达研制的需要,完成了子阵级自适应单脉冲算法的研究,并给出了自适应单脉冲测角电路的实现方案；2.完成了以8核DSP-TMS320C6678为核心的自适应单脉冲测角硬件电路设计、加工、焊接及硬件功能调试和接口性能测试,包括：DSP单元电路、FPGA电路、S-RapidIO (SRIO)接口、DDR3、千兆以太网口、电源电路和时钟电路等；3.根据子阵级数字阵列雷达的工作流程、接口定义的要求,完成了自适应单脉冲算法在硬件平台的实现、实时性优化和性能测试。系统联调实测结果表明,所设计和实现的自适应单脉冲处理器性能良好,满足系统各项指标要求。
【关键词】：单脉冲 子阵 数字波束形成 数字信号处理器 FPGA
【学位授予单位】：南京理工大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN958
【目录】：

• 摘要3-4
• Abstract4-7
• 1 绪论7-11
• 1.1 研究历史背景和意义7-8
• 1.2 国内外研究现状及发展趋势8-10
• 1.2.1 子阵级自适应单脉冲算法研究现状8
• 1.2.2 子阵级数字阵列雷达发展现状8-10
• 1.3 本文的主要工作和内容安排10-11
• 2 子阵级数字阵列雷达系统结构及关键技术11-20
• 2.1 子阵级数字阵列雷达系统结构与工作流程11-12
• 2.2 自适应DBF处理器工作流程与指标要求12-13
• 2.3 ADBF处理器实现方案13-14
• 2.4 自适应DBF处理器关键技术14-19
• 2.4.1 自适应单脉冲测角算法14-18
• 2.4.2 高速并行处理和实时数据传输技术18-19
• 2.5 本章小节19-20
• 3 硬件电路设计与调试20-52
• 3.1 硬件电路整体概述20-21
• 3.2 硬件电路设计21-33
• 3.2.1 电源电路的设计21-25
• 3.2.2 时钟电路的设计25-27
• 3.2.3 DSP电路设计27-32
• 3.2.4 Spartan3AN FPGA电路设计32
• 3.2.5 PCB设计32-33
• 3.3 硬件电路的调试与测试33-51
• 3.3.1 ADBF处理板电源33-36
• 3.3.2 ADBF处理板时钟36-37
• 3.3.3 DSP Boot与程序固化37-39
• 3.3.4 DSP DDR3接口39-41
• 3.3.5 DSP与FPGA EMIF接口41-43
• 3.3.6 DSP与FPGA SRIO接口43-49
• 3.3.7 DSP千兆网口49-51
• 3.4 本章小节51-52
• 4 软件程序设计与验证52-70
• 4.1 DSP程序功能要求52-53
• 4.2 DSP整体工作流程及实现框架53-54
• 4.3 DSP与外围的互连逻辑与信号定义54-58
• 4.4 DSP软件总体流程说明58-60
• 4.5 ADBF处理器上位机软件介绍60-61
• 4.6 DSP主要功能介绍与验证61-68
• 4.6.1 自检功能61
• 4.6.2 通道校准功能61-64
• 4.6.3 自适应单脉冲算法64-68
• 4.7 DSP程序优化思路与优化方法68-69
• 4.8 本章小节69-70
• 5 ADBF处理器功能的系统实验测试70-74
• 5.1 测试平台构建70-71
• 5.2 测试流程及测试结果分析71-74
• 6 总结与展望74-75
• 致谢75-76
• 参考文献76-79
• 附录79

【参考文献】

中国期刊全文数据库 前4条

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4 李荣锋;饶灿;戴凌燕;王永良;;子阵间约束自适应和差单脉冲测角算法[J];华中科技大学学报(自然科学版);2013年09期

中国博士学位论文全文数据库 前1条

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本文编号：883305