GPU平台下LDPC码并行译码方法研究

发布时间：2017-09-23 09:16

  本文关键词：GPU平台下LDPC码并行译码方法研究

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【摘要】：随着通信理论的发展,低密度奇偶校验码(Low-Density Parity-Check codes,LDPC codes)作为一种逼近香农限的线性分组码,凭借其较低的译码复杂度和良好的纠错性能,成为当前信道编码领域的研究热点,并已经被普遍的应用于数字通信系统中。和积(Sum Product,SP)译码、最小和(Min Sum,MS)译码以及归一化最小和(Normalized Min Sum,NMS)译码在较长LDPC码字下的译码时间过长,不利于实际应用,为了缩短译码时间,本文使用图形处理器(Graphic Processing Unit,GPU)的多核技术,对上述几个译码算法做出了并行化的研究。本文主要工作如下:1.概述了LDPC码的译码算法,介绍了几种常用的信道模型,阐述了信道编码的起源与发展,描述了CUDA C编程中的软硬件系统和通信方式,重点分析了GPU中的存储结构与优化技术。2.分析了SP译码算法的迭代思想,设计了SP译码算法的并行化译码方案,给出了和积译码算法并行化的仿真结果与分析。通过多个码字的仿真结果可以得出,和积译码算法的多核实现与传统CPU实现相比,两者具有相近的译码性能,但是前者具有更快的运行速度。3.分析了MS译码算法与NMS译码算法,依据两者的算法特点,给出了该两种算法在GPU中的并行化实现方案。仿真结果表明,相比纯CPU的执行结果,GPU下的MS与NMS译码时间缩短。
【关键词】：并行计算 CUDA SP算法 MS算法 NMS算法
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN911.22
【目录】：

• 摘要5-6
• ABSTRACT6-10
• 符号对照表10-11
• 缩略语对照表11-14
• 第一章 绪论14-22
• 1.1 数字通信系统简介14-15
• 1.2 典型信道模型15-17
• 1.2.1 BSC信道15-16
• 1.2.2 BEC信道16
• 1.2.3 AWGN信道16-17
• 1.3 信道编码理论的起源和发展17-20
• 1.3.1 通信系统中常见的纠错码方案17-18
• 1.3.2 典型纠错码及其发展历史18
• 1.3.3 LDPC译码的发展历程18-20
• 1.4 本文研究意义20
• 1.5 本文主要研究工作和内容安排20-22
• 第二章 基于GPU的CUDA编程22-40
• 2.1 GPU以及基于GPU的CUDA编程概述22-24
• 2.2 CUDA编程模型24-29
• 2.2.1 主机host与设备device概述24-26
• 2.2.2 CUDA内部的映射结构26-27
• 2.2.3 CUDA中的多线程模型27-29
• 2.3 CUDA硬件系统29-31
• 2.3.1 NVIDIA显卡简介29-30
• 2.3.2 CUDA数据与指令的加载30-31
• 2.4 CUDA存储模型31-36
• 2.4.1 存储器概述31-34
• 2.4.2 内部通信方式34-35
• 2.4.3 异步并行执行方式35-36
• 2.5 CUDA程序的优化36-39
• 2.5.1 grid与block维度设计36-37
• 2.5.2 存储器优化37-38
• 2.5.3 其他优化38-39
• 2.6 本章小结39-40
• 第三章 并行化SP译码算法40-58
• 3.1 SP译码算法40-43
• 3.2 SP译码算法的实现43-45
• 3.3 并行化SP译码算法45-53
• 3.3.1 SP译码算法并行化实现的设计方案45-47
• 3.3.2 并行化SP译码算法的实现47-53
• 3.4 并行化SP译码算法的仿真结果与分析53-56
• 3.4.1 并行与串行化译码结果对比53-56
• 3.4.2 并行化结果的优化56
• 3.5 本章小结56-58
• 第四章 并行化MS译码与NMS译码58-68
• 4.1 MS、NMS译码算法58-61
• 4.1.1 MS译码算法58-60
• 4.1.2 NMS译码算法60-61
• 4.2 并行化MS与NMS译码算法61-62
• 4.3 并行化MS译码、NMS译码的结果与分析62-66
• 4.4 本章小结66-68
• 结束语68-70
• 参考文献70-74
• 致谢74-76
• 作者简介76-77

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本文编号：904431