极化码编译码算法研究及译码算法FPGA实现

发布时间：2017-10-16 01:01

  本文关键词：极化码编译码算法研究及译码算法FPGA实现

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【摘要】：香农在1948年开创性地提出信道容量定理,这标志着信道编码理论的正式构建,其技术核心便是通过增加冗余来提升通信系统的传输可靠性。尽管经过多年的发展,但达到香农极限的编译码方案却一直未能出现。直到Arikan提出极化码,这一历史才被改变。极化码一经提出就因为其信道容量可达的性能优势而受到学术界的广泛关注,另外由于极化现象普遍存在于众多通信场景中,因此极化码在未来的通信系统中将会拥有十分可观的发展潜力。首先,本文详细讨论和研究极化码的编码理论及其算法。理论性地阐述了信道极化基本原理,详细讨论了极化信道一般性组合与分离过程。在此基础上,介绍了极化编码理论,分析了极化码具体编码流程。由于极化码是基于极化信道构造的,因此重点研究了极化信道可靠性估计,比较了两种常见的信道估计方法的优缺点,并就计算巴氏参数(Bhattacharyya)和高斯近似(GA)两种信道挑选方法进行了性能分析,实验表明,高斯近似的极化信道构造方法对于极化码的译码性能提升更有实用价值。其次,分析和研究了极化码译码算法。理论性地阐述了极化码的码树构造,详细讨论了串行抵消(SC)译码算法理论,考虑到SC译码算法在码长有限的情况下性能并不理想,所以进一步研究了基于列表的串行抵消(SCL)译码算法,提出了非递归SCL译码算法,大大提升了译码效率。另外,进一步探讨了剪枝算法和CRC校验对于SCL算法译码性能的提升。考虑到译码算法的硬件实现,因此研究了SCL译码量化方案,采用了基于对数似然率的均匀量化方法。最后,提出了译码算法的硬件实现架构。详细地阐述了极化码SCL译码算法的FPGA实现,系统性地介绍了内部组成模块的设计思路。并且,为了实现硬件平台的仿真测试,设计了基于串行通信的Matlab与FPGA联合实时调试方法,该方法具有简单便捷的特点。利用搭建的测试平台,验证了极化码译码算法硬件架构的正确性,其仿真结果与理论算法基本一致。另外,进一步分析了极化码译码器的译码性能与资源占用。
【关键词】：信道极化 极化编码 串行抵消列表译码 硬件实现
【学位授予单位】：哈尔滨工业大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN911.22;TN791
【目录】：

• 摘要4-5
• ABSTRACT5-10
• 第1章 绪论10-18
• 1.1 课题背景及研究的目的和意义10-13
• 1.1.1 香农信道编码定理的概述10-11
• 1.1.2 信道编码理论的发展11-12
• 1.1.3 课题研究意义12-13
• 1.2 极化码的国内外研究现状13-15
• 1.2.1 编码构造研究13
• 1.2.2 译码算法研究13-14
• 1.2.3 实际应用分析14
• 1.2.4 极化码硬件实现14-15
• 1.3 课题主要研究内容15-16
• 1.4 本文章节安排16-18
• 第2章 信道极化与编码算法研究18-36
• 2.1 信道极化的基本原理18-24
• 2.1.1 独立信道的组合19-22
• 2.1.2 极化信道的分离22-24
• 2.2 极化码的编码理论24-28
• 2.2.1 编码矩阵的生成24-27
• 2.2.2 极化码的编码流程27-28
• 2.3 极化信道可靠性估计28-32
• 2.3.1 计算巴氏参数29-30
• 2.3.2 高斯近似30-32
• 2.4 信道挑选性能分析32-35
• 2.5 本章小结35-36
• 第3章 极化码译码算法研究36-55
• 3.1 串行抵消译码（SC）算法理论36-38
• 3.1.1 译码码树的表示36-37
• 3.1.2 SC递归译码算法37-38
• 3.2 基于列表的串行抵消（SCL）译码算法38-50
• 3.2.1 递归译码算法39-42
• 3.2.2 非递归译码算法42-46
• 3.2.3 列表路径剪枝算法46-48
• 3.2.4 CRC辅助的SCL译码算法48-50
• 3.3 极化码译码算法仿真分析50-54
• 3.3.1 不同码长对SC译码性能的影响50-51
• 3.3.2 不同搜索宽度对SCL译码性能的影响51-52
• 3.3.3 SCL非递归译码算法性能仿真52
• 3.3.4 剪枝算法性能仿真52-53
• 3.3.5 CRC辅助的SCL译码算法性能仿真53-54
• 3.4 本章小结54-55
• 第4章 极化码译码算法的FPGA实现55-78
• 4.1 SCL译码量化方案55-57
• 4.2 译码器顶层架构设计57-58
• 4.3 LLR计算单元58-60
• 4.4 状态存储单元60-68
• 4.4.1 信道LLR存储单元60-63
• 4.4.2 内部LLR存储单元63-65
• 4.4.3 部分和项存储单元65-68
• 4.4.4 路径存储单元68
• 4.5 PM计算及其分类单元68-71
• 4.5.1 PM计算单元68-69
• 4.5.2 度量值分类器69-71
• 4.6 多路径状态复制指针单元71-72
• 4.7 译码器控制单元72-77
• 4.7.1 译码进程计数器72-73
• 4.7.2 地址及控制信号状态机73-75
• 4.7.3 多路径CRC校验器75-77
• 4.7.4 极化信道存储单元77
• 4.8 本章小结77-78
• 第5章 极化码译码算法的FPGA验证78-87
• 5.1 译码器硬件验证平台78-79
• 5.2 基于串行通信的MATLAB与FPGA联合实时调试79-84
• 5.3 基于FPGA的极化码译码算法性能分析84-86
• 5.4 本章小结86-87
• 结论87-88
• 参考文献88-92
• 攻读硕士学位期间发表的论文及其它成果92-94
• 致谢94

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本文编号：1039702