基于FPGA的高速LDPC-CC译码器的设计与实现

发布时间：2017-11-11 00:30

  本文关键词：基于FPGA的高速LDPC-CC译码器的设计与实现

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【摘要】：低密度奇偶校验(LDPC)码是一种性能卓越的纠错码,近年来以其逼近Shannon限的纠错性能、低复杂度的译码算法和高并行度的硬件实现架构,引起了学术界的广泛关注。低密度奇偶校验卷积码(LDPC-CC)是LDPC码的卷积版本,近年来以其独特的特性逐渐引起人们的关注。本论文从理论分析和硬件实现两方面对LDPC-CC进行了研究,并最终完成了基于FPGA的LDPC-CC译码器设计与实现。本文首先简单介绍了LDPC-CC的基本编码算法,阐述了LDPC-CC的编码结尾方案,提出了可行的编码器实现结构。其次,简单介绍了常用的几种软判决译码算法,分析了不同消息传递机制的性能,仿真了不同量化方案、码长等对性能的影响。然后,本文给出了译码器的整体硬件实现结构,阐述了消息存储方案中的切割技术和折叠技术,对寄存器和存储器部分进行了重分配,提出了改进的存储方案,并提出了一种新的时序策略,使得存储器资源在原有基础上减少了一半。最后,采用自顶向下的设计方法,在Kintex-7 FPGA上实现了译码器,布局布线后时钟频率可达200MHz,在18次迭代条件下信息吞吐量最高可达400Mbps,实测的译码性能损失小于0.1dB,能够满足系统要求。
【学位授予单位】：北京理工大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN911.22

【参考文献】

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1 范光荣;王华;匡镜明;;信道编码测试平台的建立[J];北京理工大学学报;2007年02期

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本文编号：1169058