5G无线通信高效检测及译码的算法与实现研究

发布时间：2018-03-01 00:16

  本文关键词： 5G 大规模MIMO 检测器 检测性能 置信传播(BP) 消息更新 相关信道 低复杂度 随机计算 Polar码 连续干扰消除链表(SCL)译码器 译码性能 宽松排序(RS) 分布式排序(DS) 简化路径扩展 CRC辅助SCL(CA-SCL)译码器 硬件实现　出处：《东南大学》2017年硕士论文　论文类型：学位论文

【摘要】：作为下一代移动通信5G的一项关键技术,大规模多天线(MIMO)系统在传统MIMO系统的基础上进一步改善了频谱效率、连接可靠性和覆盖范围。最近提出的Polar码在二进制离散无记忆信道(B-DMCs)中能够达到香农信道容量,被称为信息领域的一项重大突破。现在,Polar码已经被采纳为5G增强型移动宽带场景(eMBB)控制信道的短码方案。基于此,本文将主要研究大规模MIMO系统检测器、Polar码译码器以及Polar码编码MIMO系统的联合检测译码(JDD)方法。对于大规模MIMO上行链路,提出了基于符号的实数域置信传播(BP)检测算法。针对i.i.d.以及各种相关MIMO信道,从理论上分析并证明了 BP算法中符号节点和消息节点的消息更新准则。对于发射端天线相关或者加载因子ρ = 1的大规模MIMO系统,采用消息阻尼策略来改善BP检测的性能。为了在性能和复杂度之间提供良好的折衷实现,基于自适应的消息更新方式,提出了自适应的BP检测算法。相比复数域的单边BP(SE-BP)检测,本章提出的基于符号的实数域BP检测算法显著改善了检测性能。对于发射和接收端相关的MIMO信道,提出的自适应BP检测算法能够在保证检测性能的同时,大大降低了计算复杂度。对于采用不同天线配置的i.i.d.以及各种相关衰落MIMO信道,本文提出的基于符号的实数域BP检测算法相比已有的BP检测器和最小均方误差(MISE)线性检测器,在检测性能和复杂度方面均表现出一定的优势。因此,本文提出的基于符号的实数域BP检测算法不需要矩阵求逆,具有良好的检测性能、较低的计算复杂度,能够适用于多种大规模MIMO系统,尤其是高阶调制系统。在硬件实现上,我们给出了适用于大规模MIMO系统的通用和高效的BP检测器架构,并对处理时序进行了详细分析。处于实现复杂度和容错性的考虑,提出了基于随机计算的低复杂度BP检测器。对于正交相移键控(QPSK)调制和正交幅度调制(QAM)系统,详细分析了随机BP检测器消息更新和输出判决模块的硬件逻辑结构。通过引入常系数和采用重随机操作来改善检测性能。该随机BP检测器的性能随着天线数增加而不断改善,最终逼近确定域BP检测器。根据理论分析,随机BP检测器的硬件复杂度仅随着天线数增加呈线性增加,而系统延时对数增加。相比最新的迭代检测器,本文提出的确定域BP检测器硬件消耗得到了显著降低。当天线规模足够大时,随机BP检测器具有与确定性检测器可比拟的逻辑消耗,却并不消耗复杂的算术运算单元,例如数字信号处理器(DSPs)。随着天线规模进一步增大,该随机BP检测器在硬件实现方面将表现出更大的低复杂度优势,而系统延时几乎保持不变,系统吞吐率得到成倍提升。因此,随机BP检测器适用于对延时不敏感的大规模MIMO系统。对于实现复杂度和系统吞吐率同等重要的大规模MIMO应用场景,确定域的BP检测器将是一个不错的选择。针对Polar码的连续干扰消除链表(SCL)译码器,首先提出了两种简化的路径度量值排序方法:松排序(RS)和分布式排序(DS)算法。对于链表长度为L的SCL译码器,RS和DS算法将路径度量值的比较复杂度从O(L2)降低到O(L),排序延时从kkL2降低到kkL(k是与L无关的常系数)。同时,基于RS和DS简化排序的SCL译码器能够达到采用直接严格排序的SCL译码器几乎一致的译码性能。为了获得与低密度校验码(LDPC)、Turbo码相似的译码性能,可采用CRC预编码策略,进而产生了 CRC辅助的SCL(CA-SCL)译码器。基于二进制擦除信道(BEC),对SCL译码的误差传播进行了相应的理论分析。为了降低路径度量值排序和内存管理复杂度,基于误差传播的理论分析,提出了简化的路径扩展方法。此外,为了尽可能早地丢弃无效路径,又提出了分段的CA-SCL(SCA-SCL)译码器,可有效降低平均链表长度。采用简化路径扩展方法的CA-SCL译码器能够达到传统CA-SCL译码器的译码性能。同时,基于分段CRC策略的SCA-SCL译码器相比传统的CA-SCL译码器,其性能损失是可以忽略的。最后,本文提出的简化排序算法、简化路径扩展方法以及分段CRC策略可以互相结合来获得更低的译码复杂度。对于Polar编译码器的整体硬件实现,提出了并行流水线折叠的SCL译码架构。基于基本的(?)-bitSC译码器,采用硬件折叠、流水线技术,以及指令集调用方式,实现N-bit的SC译码器。对于传统的并行和并行流水线折叠SCL译码架构,给出了系统延时、混合节点消耗以及硬件利用率的理论分析。此外,基于折叠SC译码架构,提出了分级量化方案,有效降低了平均量化比特长度,同时保证了与统一量化方案相同的译码性能。针对N = 1024,K = 512的Polar码,在Altera Stratix V系列FPGA的DE5-net开发板上实现了 Polar码的后向反馈流水线编码器以及L = 2,4可调的并行流水线折叠SCL译码器的整体系统链路,并给出了详细的硬件综合结果和误块率(BLER)曲线。当L = 4时,采用简化的DS2算法实现排序模块,有效降低了硬件消耗和排序延时。本文提出的Polar码编译码系统实现具有低复杂度和低延时特性,同时保证了理想的译码性能。相比Polar码SC译码器,BP译码器本身具有更高的并行性,适用于高吞吐率的应用场景。本文通过揭示Polar码的BP译码器与快速傅里叶变换(FFT)处理器之间的相似性,提出了一种流水线BP译码器的通用设计方法。作为例子,详细展示了前向和后向反馈流水线BP译码架构,并分析了相应的数据处理时序。根据从左到右和从右到左消息更新的运算级逻辑结构的相似性,提出了基于运算级折叠的前向和后向反馈流水线BP译码架构,进一步降低了硬件复杂度,提高了硬件利用率。对于Polar码已有的和本文提出的四种BP译码架构,从理论上给出了硬件复杂度、系统译码延时、吞吐率、硬件利用率以及硬件效率随码长的变化曲线,并进行了相应的分析和讨论。结合硬件综合结果,相比已有文献中的BP译码架构,本文提出的四种BP译码架构在硬件消耗和硬件效率方面均表现出一定的优势。此外,本文提出的所有BP译码架构能够灵活适用于不同码长和码率的应用场景。随着码长的增加,硬件复杂度的增加在可接受的范围内。更重要的是,本文提出的流水线BP译码器的通用设计方法能够在系统吞吐率、译码延时、硬件消耗和硬件利用率之间提供灵活的折衷实现。对于Polar码编码的MIMO系统,联合考虑若干个信道,引入了 JDD方法的系统配置。为了避免针对无效路径的不必要处理,提出了一种基于缩减树的JDD算法。在一般情况下,严格推导了基于检测-译码联合最优化的数学表达。此时,该最优化问题可看作一个树的宽度优先搜索(BFS)操作。与K-best检测唯一的不同在于:每一层符号节点的扩展需要增加类似预编码的操作,即基于模2的乘积累加运算以及比特-符号映射。根据仿真结果和复杂度分析,相比传统的分离检测译码(SDD)方法,本文提出的基于缩减树和检测-译码联合优化的JDD算法显著改善了系统性能,同时降低了计算复杂度。因此,提出的两种JDD算法能够很好地适用于低复杂度和高吞吐率的应用场景。
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【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2017
【分类号】：TN911.22
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本文编号：1549583