HEVC码流解析与熵解码模块的研究与设计

发布时间：2018-04-04 13:55

  本文选题：视频编解码　切入点：HEVC　出处：《山东大学》2016年硕士论文

【摘要】：随着计算机运算能力的提升,数字视频技术的发展速度也越来越快,对具有高分辨率、高帧率、高压缩率、高稳定性和较强网络适应能力的视频编解码标准的需求也越来越迫切。而目前应用广泛的H.264标准由于自身算法的局限性,对高分辨率视频的压缩效率不高,使得其在高清视频传输中的表现不能很好地满足各种视频应用的需求。为解决这些问题,高效视频编解码标准(High Efficiency Video Coding,HEVC)应运而生。HEVC作为最新一代的数字视频编码标准,对包含块处理、帧内帧间预测与熵编码的混合视频编解码框架中各个模块进行了技术革新,提供了更加灵活的块划分方式、更多的帧内预测模式、基于竞争的运动矢量预测、Tile划分和波前并行处理模式。这些新技术的应用使得HEVC的编码效率比H.264标准提高了近50%。但是灵活、高效的编码算法使得视频解码及重建过程需要的计算量急剧增加。受当前处理器性能的限制,单纯软件解码的性能很难满足超高清视频播放的需求,这阻碍了HEVC视频标准的推广与应用。HEVC解码专用的硬件加速模块能够有效解决这个问题。针对HEVC解码过程中最重要且最耗时的码流解析及熵解码部分,研究其硬件加速结构及并行设计方法,在提高计算速度及并行计算能力等方面提供新的解决方法和硬件架构,对整个HEVC解码性能的提高至关重要。本论文围绕该问题分步骤展开研究：1)进行HEVC标准与算法研究。细致剖析标准中各层次的定义与特性,与H.264视频编解码标准进行对比,分析技术改进对编解码复杂度和效率的影响。2)设计解码器硬件架构。基于对标准与算法的分析结果,提出HEVC解码IP组成架构,针对其中最为复杂和耗时的码流解析与熵解码模块,提出用于码流存储的环形Buffer,提高并行解码速率；通过建立码流解析状态树对HEVC的码流解析部分进行结构化控制；提出熵解码算法的快速再归一化结构,提高语法元素的解码效率。3)对所设计的数据访问模块和码流解析及熵解码模块进行仿真验证。搭建工作站仿真环境及FPGA验证平台,采用main tier的标准测试序列对所设计的硬件模块进行仿真验证。实验结果表明本论文所设计的HEVC码流解析与熵解码硬件加速模块能够实现并达到HEVC标准Level 4 main tier所规定的功能和性能指标,能够达到良好的码流解析加速效果。总之,本论文针对当前HEVC解码时存在的计算量过大等问题,通过设计硬件加速模块,在性能提升及并行计算设计方法等方面提供了新的解决方法和硬件设计思路。
[Abstract]:With the improvement of computer computing ability, the development of digital video technology is also faster and faster, with high resolution, high frame rate, high compression rate,The requirement of video coding and decoding standards with high stability and strong network adaptability is becoming more and more urgent.However, the H.264 standard, which is widely used at present, is not efficient in high resolution video compression due to the limitation of its own algorithm, so its performance in high-definition video transmission can not meet the needs of various video applications.In order to solve these problems, High Efficiency Video coding Standard (HEVC) emerges as the newest digital video coding standard.Each module in the frame of interframe prediction and entropy coding is innovated to provide more flexible block partition mode and more intra prediction mode.Motion vector prediction based on competition is proposed in Tile partition and wavefront parallel processing mode.The application of these new technologies has improved the coding efficiency of HEVC by nearly 50% compared with H. 264 standard.But the flexible and efficient coding algorithm makes the computation of video decoding and reconstruction process increase dramatically.Limited by the current processor performance, the performance of pure software decoding is very difficult to meet the demand of ultra high definition video playback, which hinders the popularization and application of HEVC video standard. The hardware acceleration module dedicated to HEVC decoding can effectively solve this problem.Aiming at the most important and time-consuming part of HEVC decoding, the paper studies its hardware acceleration structure and parallel design method, and provides a new solution and hardware architecture to improve the computing speed and parallel computing capability.It is very important to improve the decoding performance of the whole HEVC.This thesis focuses on the research of HEVC standard and algorithm.The definition and characteristics of each level in the standard are analyzed in detail, and compared with the H.264 video codec standard, the influence of technical improvement on the complexity and efficiency of the decoder is analyzed. 2) the hardware architecture of the decoder is designed.Based on the analysis results of the standard and algorithm, a HEVC decoding IP architecture is proposed. For the most complex and time-consuming decoding module, a ring buffer for stream storage is proposed to improve the parallel decoding rate.The code stream parse part of HEVC is controlled structurally by establishing the bitstream parse state tree, and the fast renormalization structure of entropy decoding algorithm is proposed.Improve the decoding efficiency of syntax elements. 3) the designed data access module and the code stream parsing and entropy decoding module are simulated and verified.The workstation simulation environment and FPGA verification platform are built, and the designed hardware modules are simulated and verified by the standard test sequence of main tier.The experimental results show that the hardware acceleration module of HEVC stream resolution and entropy decoding designed in this paper can achieve the function and performance specified by HEVC standard Level 4 main tier, and achieve a good result of code stream resolution acceleration.In a word, aiming at the problem of excessive computation in the current HEVC decoding, this paper provides a new solution and hardware design idea through the design of hardware acceleration module, performance improvement and parallel computing design method.
【学位授予单位】：山东大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN919.81

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本文编号：1710241