高性能多参数动态可重构Viterbi译码器的研究

发布时间：2020-01-17 08:26

【摘要】：卷积码是纠错编码的一种,具有良好的纠错性能。自卷积码的最佳译码算法——Viterbi译码算法提出以来,卷积码编码器和Viterbi译码器已被广泛应用于各种数字纠错系统中。随着多模技术的发展,越来越多的系统要求数字信号处理(DSP)单元兼容多种网络制式,每一种制式对应不同参数的卷积码,因此就需要一种多参数可重构的Viterbi译码器。本论文从卷积码的基本参数出发,通过分析各参数对Viterbi译码器结构的影响,提出了实现多参数配置的设计思路。经过原理设计、电路设计、面积优化、仿真验证和综合等过程,完成了一种高性能多参数动态可重构Viterbi译码器的研究与设计。论文的主要工作内容归纳如下。1)分析了Viterbi译码器的基本结构,通过分析码率、约束长度和约束多项式对Viterbi译码器内部各模块的影响,确定了本文将以结构拓扑、优化的方式实现Viterbi译码器的多参数可重构。2)提出了可重构Viterbi译码器的新结构,设计了两个新功能单元——参数配置单元和标准卷积码码字运算单元,参数配置单元根据码率和约束长度对Viterbi译码器的输入码字和约束多项式进行动态调整,生成标准化码字和标准化多项式。标准卷积码码字根据标准化多项式实时计算对应于目标状态的标准卷积码码字。此外,对分支度量运算单元和状态度量运算单元进行了改进,分支度量运算单元根据标准化码字与标准卷积码码字动态计算分支度量值,状态度量运算单元根据码率和约束长度构建网格图,生成状态转换路径,采用全并行的方式计算状态度量值。标准卷积码码字运算单元、分支度量运算单元和状态度量运算单元的运算均与目标状态相关联,三者之间形成自对准网络,能够根据输入参数的变化动态调整映射关系,实现Viterbi译码器的动态可重构。本文设计的可重构Viterbi译码器支持可变码率1/2、1/3、1/4,可变约束长度3-9,以及每比特位可任意变化的约束多项式,吞吐率高达200 Mbps。3)在已设计完成的可重构Viterbi译码器的结构上,以实现最佳面积优化的设计为目标,针对标准卷积码码字运算单元和分支度量运算单元提出了奇偶分离复用和等效欧氏距离的方法。在标准卷积码码字运算单元中,采用迭代运算的方式优先计算偶数状态码的标准卷积码码字,然后复用偶数状态码的标准卷积码码字计算奇数状态码的标准卷积码码字,减少了低比特位的重复运算。在分支度量运算单元中采用矢量差的“1-范数”代替“2-范数”进行欧氏距离的等效近似运算,降低了计算分支度量值的复杂度。采用奇偶分离复用和等效欧氏距离的方法对标准卷积码码字运算单元与分支度量运算单元进行优化设计后,两者的逻辑门数量约为12 k和20 k,分别降低了33.3%和54.5%。4)完成可重构Viterbi译码器的RTL设计后,对各子模块和整体进行仿真,验证了可重构Viterbi译码器功能的正确性。采用MATLAB建立基于Viterbi译码算法的通信系统模型,通过在信道中施加加性高斯白噪声,对可重构Viterbi译码器的纠错性能进行评估。对于所有的仿真参数,当系统的信噪比为6 dB时,系统的误码率均低于0.1%,最低可达到0.0001‰,能够适用于大多数通信标准中。综上所述,本文设计的可重构Viterbi译码器具有较高的灵活性,除了常用码率1/2和1/3,对码率为1/4的通信标准也具有良好的兼容性。此外,经过优化设计,使得译码器在拥有较高吞吐率的同时,将逻辑门的数量限制在了159.5 k;与相关研究相比,其逻辑资源消耗量降低了约16%,吞吐率提高了约230%。
【学位授予单位】：江南大学
【学位级别】：硕士
【学位授予年份】：2017
【分类号】：TN911.22

【参考文献】