基于FPGA的LDPC译码器硬件实现方法研究

发布时间：2020-03-20 03:11

【摘要】：在遥测遥控应用中,数字通信系统是其不可或缺的重要组成部分,随着对深空探测需求的不断增加,遥测遥控的通信距离越来越远,与地面之间传输的数据量也不断增加,因而对数字通信系统的要求也越来越高。由于遥测遥控系统通信距离远,信号衰减严重,导致通信质量变差,为保证数据有效可靠的传输需要采用高性能的纠错码作为信道编码。低密度校验码(Low-Density Parity-Check Codes,LDPC)由于其接近香农极限的性能,近年来被应用于各种数字通信系统标准中。在LDPC实际应用中,译码器是整个编码译码系统的核心部分,而译码器在译码过程中需要进行大量的计算,为提高译码的速率,保证译码的实时性需合理地设计译码算法的硬件实现方案。针对以上需求,本课题研究CCSDS标准中码长为1408信息位,长度为1024的LDPC码译码器的FPGA实现方法。为实现CCSDS标准下(1408,1024)LDPC码译码器,本文首先研究了CCSDS标准LDPC码的基本原理及具体形式;然后对比研究了三种经典置信度传播译码算法,将分层译码思想与最小和译码算法结合,提出了适用于硬件实现的分层最小和译码算法,并利用MATLAB对其进行算法仿真,分析了算法的纠错性能;为确定译码算法硬件实现时的具体译码参数,本文利用MATLAB对最大迭代次数、量化位数进行了多组仿真实验,分析了上述两种参数对译码性能的影响并确定最终译码器实现时的译码参数;针对译码器FPGA实现时的不同形式,本文对串行架构、全并行架构和部分并行架构三种方案进行对比研究,将分层最小和译码算法与部分并行架构结合,提出了分层部分并行译码器总体架构;以此为基础,依次设计了译码器各个子单元,完成了(1408,1024)LDPC码译码器的FPGA实现。最后,本文利用NI PXIe设备及LabVIEW FPGA开发环境搭建了译码器测试系统,对译码器各项性能进行测试和分析。实际测量结果表明,本文所设计的LDPC译码器最高时钟工作频率为108MHz,在信噪比为3dB时,误码率为10~(-6)量级,吞吐率达170Mbps。
【图文】：

原理图,信息存储,变量,单元

所以需要设置 32 个节点信息处理单元提，它需要存储的是 1408校验矩阵上就是矩阵的 14单元同时从 32 个变量信息将校验矩阵按照图 4-4 分变量信息存储单元标号相单元存储每个列块的第 1储第二列。每个变量信息度需要设置为 2 的整数次信息存储单元。如图 4-9图，图中 din 为 32 路变信道信息，init_en 负责选择读地址和写地址，wen 为

原理图,校验信息,存储单元,原理图

以此类推，第二个校验信息存储单元存储第二行，每个校验信息存储单元共存储 156 个校验信息。由于校验信息存储单元没有初始化操作，，因此设定 1 个位宽为8 32位深度为256的RAM作为校验信息存储单元。如图4-10所示为在Vivado平台下得到的校验信息存储单元的 RTL 级原理图，din 为 32 路校验信息输入，dout为 32 路校验信息输出，wen 选通信号，addr 为地址信号。图 4-10 校验信息存储单元 RTL 级原理图4.2.3 地址生成单元及桶形移位寄存器单元地址生成单元负责产生读写变量信息存储单元和校验信息存储单元的地址信号。在分层迭代译码过程中，每层的信息更新需要从变量信息存储单元和校验信息存储单元取出本层中非零子矩阵块所对应的 32 个变量节点信息和校验信息，这些非零子矩阵有的是单位矩阵，有的是单位矩阵的循环矩阵如图 4-11 所示。因此读写变量信息时一方面是要找到非零矩阵对应的变量信息存储单元地址
【学位授予单位】：哈尔滨工业大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN914.3;TN911.22;V443.1

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