无线高速端对端通信的关键技术研究
发布时间：2020-05-06 08:11
【摘要】：本文设计了一种基于串行总线接口(Peripheral Component Interconnect Express,PCIE)与64阶正交振幅调制(Quadrature Amplitude Modulation,QAM)技术的无线高速端对端通信系统,实现基于该系统的两台计算机(Personal Comput er,PC)之间的通信。一台PC通过PCIE接口向现场可编程逻辑门阵列(Filed Programmable Gate Array,FPGA)传递数据,在FPGA内完成64QAM的基带信号处理,由AD9361完成无线发射;对端的AD9361接收无线信号,在FPGA完成基带接收处理并将数据通过PCIE接口上传到对端PC,主要工作如下。PCIE接口的设计包括Windows 7系统下的PCIE驱动实现以及基于Xilinx的PCIE IP核对协议事务层及直接内存存取(Direct Memory Access,DMA)控制模块的逻辑设计。PCIE逻辑功能通过Modelsim仿真验证,驱动调试通过ChipScope工具抓取逻辑模块中的特定信号实现。另外,数据传输采用DMA技术,PCIE外设作为DMA主控器,PCIE逻辑模块与基带之间采用异步缓冲器进行数据交互。64QAM基带处理主要为两项关键技术的实现:定时同步与载波同步。内容如下:(1)采用两种方案实现基于Gardner算法的定时同步。方案一:采用传统结构,采样率为4倍符号率;方案二:提高符号采样率(10倍)而无插值滤波器的结构,同步过程直接选择原采样点作为重采样点,其它构成同方案一。针对两种方案搭建Matlab与FPGA仿真模型,完成各种设定条件下的仿真工作。从仿真时的环路表现,硬件实现时的资源消耗、计算复杂度、环路工作频率以及应对符号率提高而付出的代价等角度分析两种方案,将方案一作为本设计的最终方案。(2)采用极性判决(Polarity Decision,PD)+判决导向(Decision Directed,DD)算法实现载波同步。实现时设计了DD、PD以及DD+PD算法的三种环路模型,完成设定条件下的环路仿真。根据仿真结果对比不同环路的性能,验证采用DD+PD算法实现的环路的可行性与优越性。同时,解决了环路因切换时间及切换时相关模块是否复位而导致的环路性能恶化问题。利用AD9361实现射频收发,通过FPGA夹层卡(FPGA Mezzanine Card,FMC)连接FPGA,收发系统完成有线、无线信道的测试。有线信道下帧检测准确率约99.9%;无线信道测试时测试距离较近时准确率约98%,随距离增加准确率快速下降。测试结果表明,当前系统具备了基本通信能力,为后续开发打下了基础。
【图文】：
(a) (b)0 100 200 300 400 500 600 700 800-0.4-0.200.20.40.0t360 370 380 390 400 4100102030f0 f0 2 f0f02 f0.5032 f1.0012 f012 f 032 f 图 2-9 升余弦滚降函数特性曲线 (a)时域图；(b)频域图 在实际设计时，为了简化设计，通常不直接采用 RC 滤波器而采用 RRC 滤波器，使得脉冲成型与匹配滤波器的时域卷积的频域响应等同于 RC 滤波器响应 此时频域表达式满足如下关系：| ( ) | | ( ) | ( )T R RcG f G f H fξ2-12ο滤波器设计采用 Matlab 函数 rcosdesign，对系数实现能量归一化处理 硬件实现时，采用 FPGA 的有限脉冲响应ξFinite Impulse Response, FIRο滤波器的 IP 核，导入由 Matlab 得到的定点量化后的系数，实现对应滤波功能 同时由需要决定两滤波器的上或下采样倍数，滤波器时域输出图 2-10
并由该接口传输到 FPGA，与 FPGA 内的生成的 PRBS 数据进行误码检测 校验原则：ξ1ο当误码率为 0，记录当前寄存器值；否则，放弃 ξ2ο改变寄存器中数据延迟，当数据延迟达到最大值时，数据延迟清 0，时钟延迟加 1；ξ3ο当寄存器值检测完成，从校验通过的存储值里面选择合适的值写入寄存器 整个测试流程如图 2-21 完成发送接口校准时，FPGA 产生 PRBS 序列传输到 AD9361，在 AD9361 内将此数据直接由发送接口导入接收数据接口，再由接收接口回传到FPGA 完成误码校验 同前面一样，从校验通过的存储值里面选择一个合适的值写入寄存器 2.6 基带链路扰码及解扰码仿真测试图图 2-22 中，圈 1 红色框为扰码帧头检测ξ添加帧头，帧头不加扰ο，此时数据计数器及 PRBS 发生器都复位 圈 2 红框表示解扰码检测帧头过程，此时 PRBS发生器与计数器复位 当检测到确定帧头时，针对有效数据的解扰码运行，等到计数达到一帧数据中扰码个数时停止，，再开始帧头检测，如此重复该过程
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN92
本文编号：2650955
【图文】：
(a) (b)0 100 200 300 400 500 600 700 800-0.4-0.200.20.40.0t360 370 380 390 400 4100102030f0 f0 2 f0f02 f0.5032 f1.0012 f012 f 032 f 图 2-9 升余弦滚降函数特性曲线 (a)时域图；(b)频域图 在实际设计时，为了简化设计，通常不直接采用 RC 滤波器而采用 RRC 滤波器，使得脉冲成型与匹配滤波器的时域卷积的频域响应等同于 RC 滤波器响应 此时频域表达式满足如下关系：| ( ) | | ( ) | ( )T R RcG f G f H fξ2-12ο滤波器设计采用 Matlab 函数 rcosdesign，对系数实现能量归一化处理 硬件实现时，采用 FPGA 的有限脉冲响应ξFinite Impulse Response, FIRο滤波器的 IP 核，导入由 Matlab 得到的定点量化后的系数，实现对应滤波功能 同时由需要决定两滤波器的上或下采样倍数，滤波器时域输出图 2-10
并由该接口传输到 FPGA，与 FPGA 内的生成的 PRBS 数据进行误码检测 校验原则：ξ1ο当误码率为 0，记录当前寄存器值；否则，放弃 ξ2ο改变寄存器中数据延迟，当数据延迟达到最大值时，数据延迟清 0，时钟延迟加 1；ξ3ο当寄存器值检测完成，从校验通过的存储值里面选择合适的值写入寄存器 整个测试流程如图 2-21 完成发送接口校准时，FPGA 产生 PRBS 序列传输到 AD9361，在 AD9361 内将此数据直接由发送接口导入接收数据接口，再由接收接口回传到FPGA 完成误码校验 同前面一样，从校验通过的存储值里面选择一个合适的值写入寄存器 2.6 基带链路扰码及解扰码仿真测试图图 2-22 中，圈 1 红色框为扰码帧头检测ξ添加帧头，帧头不加扰ο，此时数据计数器及 PRBS 发生器都复位 圈 2 红框表示解扰码检测帧头过程，此时 PRBS发生器与计数器复位 当检测到确定帧头时，针对有效数据的解扰码运行，等到计数达到一帧数据中扰码个数时停止，，再开始帧头检测，如此重复该过程
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN92
【参考文献】
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本文编号：2650955
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