扩频信号压缩捕获算法研究与实现

发布时间：2017-03-27 17:18

  本文关键词：扩频信号压缩捕获算法研究与实现，由笔耕文化传播整理发布。

【摘要】：高动态伪码捕获是卫星导航和航天器测控等领域中的关键技术。近年来,随着频率压缩搜索和时频二维压缩相关技术的提出,扩频信号的压缩捕获成为该技术领域中一个新的研究方向。论文围绕压缩捕获算法展开研究,研究内容如下:(1)总结了基于FFT的伪码快捕技术发展现状。一类是适用于长码的FFT/IFFT并行捕获技术,在高动态环境下捕获性能受多普勒频偏影响严重。另一类是适用于高动态环境的FFT频偏并行捕获技术,在捕获长周期伪码时资源消耗严重。还介绍了高动态扩频接收机的基本结构和三种传统的捕获算法。(2)针对传统的基于FFT/IFFT的伪码并行捕获受多普勒频偏影响严重的问题,提出将频率压缩搜索与FFT伪码并行捕获相结合的改进算法——FCS-DBZP算法。该算法先将接收信号分别映射到不同频率的子载波上并求和,再进行FFT伪码并行捕获。论文从理论上推导了该算法的虚警与检测概率、平均捕获时间等性能,并进行了蒙特卡洛仿真,仿真结果不仅验证了理论分析的正确性,还证明改进算法适用于高动态环境下的长码捕获。(3)基于二维压缩相关算法中的伪码压缩相关思想,提出了一种基于码相位压缩相关器与FFT频偏并行捕获的双驻留快速捕获方法——CCPC-FFT算法。在第一驻留阶段,利用码相位压缩相关器对相邻码相位进行快速、粗略的压缩搜索,同时利用FFT完成对多普勒频偏的并行捕获;在第二驻留阶段,利用传统的相关检测方法对第一驻留捕获的压缩码相位进行逐个精确搜索。给出了双驻留系统虚警概率、检测概率、平均捕获时间的理论分析模型,通过蒙特卡洛仿真验证了理论分析的正确性。仿真结果表明,与二维压缩相关算法相比,新算法的平均捕获时间大大缩短,具有更好的动态性能,可以实现大多普勒频偏下的伪码快速捕获。(4)研究了CCPC-FFT捕获算法的FPGA实现方案,设计了基于流水线的双驻留捕获实现结构,重点设计了码相位压缩相关器和FFT频偏捕获电路的实现方案。最后在FPGA平台上利用Verilog HDL语言进行了硬件编程实现和功能仿真测试,测试结果符合预期指标要求,证明了算法的可实现性。
【关键词】：扩频通信 高动态捕获 压缩捕获 快速傅里叶变换 FPGA
【学位授予单位】：重庆大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN911.7
【目录】：

• 中文摘要3-4
• 英文摘要4-9
• 1 绪论9-15
• 1.1 研究背景与意义9-10
• 1.2 扩频信号快速捕获技术发展现状10-13
• 1.2.1 扩频捕获技术发展简介10-12
• 1.2.2 扩频压缩捕获技术12-13
• 1.3 本文创新点及工作内容安排13-15
• 2 直扩系统及其捕获技术概述15-31
• 2.1 直扩通信系统接收机设计15-21
• 2.1.1 直扩系统简介15-16
• 2.1.2 直扩接收机结构16-17
• 2.1.3 数字下变频17-18
• 2.1.4 载波频率与相位跟踪18-21
• 2.2 伪码捕获技术21-29
• 2.2.1 时频二维搜索技术21-24
• 2.2.2 匹配滤波器技术24-25
• 2.2.3 PMF-FFT捕获技术25-29
• 2.3 本章小结29-31
• 3 FFT伪码并行捕获与频率压缩搜索31-57
• 3.1 基于FFT的伪码并行捕获算法31-39
• 3.1.1 FFT伪码并行捕获原理32-34
• 3.1.2 信号模型34-37
• 3.1.3 理论性能分析37-39
• 3.2 伪码并行与频率压缩搜索39-48
• 3.2.1 频率压缩搜索原理39-42
• 3.2.2 信号模型42-47
• 3.2.3 理论性能分析47-48
• 3.3 仿真对比48-56
• 3.3.1 虚警概率48-50
• 3.3.2 检测概率50-53
• 3.3.3 平均捕获时间53-56
• 3.4 本章小结56-57
• 4 FFT频偏并行捕获与伪码压缩相关57-71
• 4.1 二维压缩相关捕获算法57-58
• 4.2 CCPC-FFT捕获算法58-63
• 4.2.1 CCPC-FFT捕获算法基本原理58-59
• 4.2.2 码相位压缩相关59-61
• 4.2.3 FFT频偏并行捕获61-63
• 4.2.4 第二驻留63
• 4.3 理论性能分析63-67
• 4.3.1 虚警概率64
• 4.3.2 检测概率64-65
• 4.3.3 平均捕获时间65-67
• 4.3.4 复杂度分析67
• 4.4 性能仿真对比67-70
• 4.4.1 虚警概率67-68
• 4.4.2 检测概率68-69
• 4.4.3 平均捕获时间69-70
• 4.5 本章小结70-71
• 5 CCPC-FFT捕获算法的FPGA实现71-95
• 5.1 系统开发平台71-72
• 5.1.1 硬件开发平台71
• 5.1.2 软件集成开发环境71-72
• 5.2 系统参数指标72-73
• 5.3 算法各模块的FPGA实现73-93
• 5.3.1 双驻留系统设计方案73-79
• 5.3.2 伪码产生电路设计79-82
• 5.3.3 码相位压缩相关器设计82-85
• 5.3.4 数据缓存电路设计85-86
• 5.3.5 FFT频偏捕获电路设计86-91
• 5.3.6 门限判决和同步保护电路设计91-93
• 5.4 算法资源消耗93-94
• 5.5 本章小结94-95
• 6 总结与展望95-97
• 6.1 论文总结95-96
• 6.2 后续研究工作展望96-97
• 致谢97-99
• 参考文献99-103
• 附录103
• A 作者在攻读学位期间发表的论文目录103
• B 作者在攻读学位期间取得的科研成果目录103

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