用于Ring-LWE密码体制的高斯采样器硬件实现研究

发布时间：2020-06-15 23:43

【摘要】：通信技术随着人类对高效快捷传输信息的追求不断发展,保护海量信息的传输安全始终是重中之重,体现在加密技术的不断发展上。加密技术从早期的古典密码逐步发展为基于单向陷门函数公钥加密技术。目前主流的RSA、ECC公钥密码体制基于困难的数学问题,被广泛应用于信息安全领域。但随着量子计算的发展,存在被破解的风险。Ring-LWE是格上困难问题,基于该难题的公钥密码体制凭借着电路实现简单、抗量子攻击等特性,是后量子时代密码学的研究热点。作为Ring-LWE公钥密码体制的核心模块,高斯采样器提供密钥生成和加密环节的关键数据支持,本文对其进行研究和电路实现。针对节约硬件资源的设计目标和8bit随机数输入的限制,开展高效高斯采样器的研究。利用离散高斯分布的对称性和分布积累函数值的特性,对CDT反演采样法进行优化,节约65.9%的存储资源。在此基础上设计了可抵抗时间分析攻击的采样电路。测试和分析结果表明,电路在资源开销、性能、安全性等方面显示出了优越性。针对高斯采样器功耗攻击安全性问题,开展抗功耗攻击的研究和电路设计。提出了选择输入功耗分析攻击方案,能够对使用基于二分比较搜索的CDT反演采样法的电路进行有效攻击。对电路运行时产生功耗特性的具体原因进行分析,确定了掩盖功耗特性出现时刻的防御手段。在此基础上设计的采样电路,通过利用功耗信息掩盖模块中存储器被随机读取所产生的功耗掩盖原有的功耗信息。电路共消耗406个LUT和123个FF,占用了122个SLICE,每8个时钟周期产生一个采样结果。测试和分析结果表明,所设计的电路能有效抵御选择输入功耗分析攻击。
【学位授予单位】：华中科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN918.4
【图文】：

图 3-3 高斯采样器功能仿真图 3-4 采样结果为了验证采样器抗时间分析的特性，将电路在型号为 xc3s200a 的 XilinxFPGA 测试板上进行硬件实现，时钟频率为 3.125MHz。为了减小噪声对测试带来的干扰，使用一个稳压电源对其进行供电。一个阻值很小且固定的采样电阻 R连接在测试板的电源端口与 FPGA 供电引脚之间，根据电路原理，电阻 R 两端

采样结果

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本文编号：2715169