基于LT码的无码率极化码的设计与实现
【学位授予单位】:华中科技大学
【学位级别】:硕士
【学位授予年份】:2019
【分类号】:TN911.22
【图文】:
图 3.5 异或计算单元功能仿真时序图3.2.3 存储单元LT 码译码单元的储存单元由度存储 RAM、输入数据存储 RAM、相关信息存储RAM 以及解码输出数据 RAM 组成。输入数据存储 RAM 用于缓存输入的编码分组,度存储 RAM 用于储存对应编码分组的度值。输入数据存储 RAM 和度存储 RAM 的大小为 LT 码译码设定的最大编码分组数目。在 AXI4-Stream 接口输入有效时,对这两个 RAM 进行写入操作,这两个 RAM 的寻址规律为顺序寻址,每次地址加 1。在度为 1 读取状态和异或计算过程数据读取状态下,对这两个 RAM 进行读取操作,在度为 1 读取状态,地址顺序寻址,每次地址加 1,在异或计算过程数据读取状态下,读取地址需要根据控制逻辑产生。除此之外在度为 1 数据计算和存储状态和异或计算过程数据计算和存储状态下也需要对这两个 RAM 进行写入操作,写入操作的地址和上一状态读取的地址相同。由于
图 3.10 输入控制单元功能仿真时序图3.3.3 比特状态计数器比特状态计数器用于指示当前译码比特的序号,每当完成一个比特的对数似然比和部分和计算后,比特状态计数器的值就会加 1,极化码译码单元的其他单元均根据当前比特的指示进行工作。1b10bLoadCounter Value10bResetLoad ValueCNTREGLOADVALUEREGMUX1b
图 3.13 对数似然比功能仿真时序图1.当前层计算单元对于单个比特,SC 译码算法可视为如图 3.14 所示的一颗计算树[39,40],对于单个对数似然比计算核心的译码单元设计需要根据内部计数器的计数器值确定当前计算的对数似然比在树中的层序号,定义顶层序号为第 0 层。当前层的计算输入为内部计数器的计数器值。
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