基于802.11ac的LDPC编译码算法设计与实现

发布时间：2020-08-07 05:35

【摘要】：随着社会的发展,人们对无线局域网技术的需求越来越高,无线通信的吞吐量的提高和延时的减少依然是无线通信领域重点研究的方向。信道编码可以有效的提高数据通信的可靠性和稳定性,而在信道编码方式中如何提高信道吞吐量和减小延时正是当今的研究热点。低密度奇偶校验(LDPC)编码方式是最接近香农信道容量的编码方式之一,作为一类性能可逼近信道容量的信道编码方案,低密度奇偶校验(LDPC)码具有低复杂性编码、自交织性和低错误平层等诸多优点,因此成为最近无线局域网标(IEEE802.11ac)的可选信道编码方案。如何提高LDPC编码的吞吐量,减少编解码模块占用的硬件资源,一直是LDPC编解码的重要课题。本文基于802.11ac无线协议设计了适用于新一代WiFi无线通信芯片的LDPC编译码器,主要研究成果和创新点如下:1.设计了一种新的扰码器的硬件架构,将原串行扰码算法转变为部分并行扰码算法实现,解决了系统最高时钟频率和硬件面积消耗的矛盾。文中根据扰码序列的周期循环特点,将扰码序列按照输入数据位宽中最小位宽长度26bit存储在ROM中,在扰码器的每个输入250kHz时钟有效沿到来时,从ROM中读取整数倍个最小有效位宽的扰码序列并进行扰码异或运算。这样部分并行的扰码实现结构不仅提高扰码器的吞吐量,而且在时钟频率和硬件面积之间寻求了一个平衡折衷的方案。2.提出了一种基于三要素法改进的H矩阵存储算法,显著减少了H矩阵的存储空间。本文针对802.11ac中H矩阵的特点,将三要素法存储稀疏矩阵的算法中存储每一个非零元素的位置改进为只存储H矩阵中每一个单位子矩阵的循环移位次数和其所在H矩阵中的位置,从而有效降低了编译码器中的存储空间消耗。3.设计了一种按子矩阵并行编码的LDPC编码器的硬件架构,提高了整个编码器的吞吐量。本文采用LU编码算法来实现编码器的设计,同时根据802.11ac协议中H矩阵是由准循环单位子矩阵组成的特点,将输入位宽312bit数据变形为81bit位宽数据进行编码矩阵运算,多端口并行读取H矩阵数据进行编码运算,同时将矩阵运算的按位异或转换成循环移位操作,降低编码器的计算复杂度和编码时延。4.提出了基于归一化修正的MS最小和积译码算法,使LDPC译码器在相同输出误码率时,输入信号信噪比降低了10db。文中深入研究了基于BP译码算法的四种改进译码算法,对802.11ac中不同的调制解调和编解码参数下的译码算法进行了仿真性能对比,并最终选用归一化修正的MS最小和积译码算法来实现802.11ac中的LDPC译码器。采用归一化修正的最小和积译码算法后,在输出数据误码率都为10~(-3)时,译码器输入数据信噪比降低了约10db。5.设计了一种分层并行迭代的LDPC译码器硬件结构,将原H矩阵分层为12层并行进行译码迭代,减少了变量节点存储空间。本文采用分层并行的方式对变量节点和校验节点进行相互迭代运算。这样的方式将变量节点的存储空间减少至原有硬件结构的1/12,显著降低了译码器中的硬件资源消耗。同时变量节点和校验节点并行迭代的译码方式使译码器的译码延时也得以降低。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN911.22
【图文】：

H矩阵,码长,码率,译码机

图2.2 802.11ac 中码长为 1944，码率为 1/2 时的 H 矩阵章小结文第二章主要介绍了线性分组码的原理，阐述了 LDPC 码作为线性分组校验矩阵对输入序列进行编码，并通过 Tanner 图对校验矩阵和输入序关系进行描述，深入研究了 LDPC 的译码机制。同时对 802.11ac 协议的中的删余填零等操作进行简单的介绍，为第三章 LDPC 编解码算法的设了理论依据。

曲线,码率,译码,码长

图3.5 码长为 1944，BPSK 调制下不同码率的译码性能信噪比减少了 24db。从图 3.6 中曲线可以看出码率 2/3 与近，而码率 1/2 与码率 5/6 的译码性能则区别较大。通过明了在码率越高的情况下，LDPC 译码的性能越好。

曲线,译码,码长,BPSK调制

第三章 LDPC 编解码的算法设计31图3.6 码率为 5/6，BPSK 调制时不同码长的译码性能3.2.3 对于改进的译码算法中归一化因子选择在译码算法的章节中，介绍了通过选择合适的归一化因子对译码算法的性能进行优化，改善由于最小和积算法中对函数 (x)的近似处理而带来的译码性能下降的影响。一般来说，归一化因子会选择一个位于区间[0,1]中的一个小数，我们需要对不同的归一化因子的取值进行译码性能仿真，从而选择译码性能最好的归一化因子[57]。。如图 3.7 所示，图中曲线为信噪比固定为 5db

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