通用一体化测试平台设计
发布时间：2021-01-28 10:45
针对航天控制系统灵活性、复用性、可扩展性较差等问题,采用部分动态可重配置和软硬件协同设计等技术,设计了一种基于Microblaze软核的高带宽软件无线电（Software-defined Radio,SDR）通用一体化测试平台。该硬件平台由Kintex7 FPGA与集成式射频（Radio Frequency,RF）收发器AD9371组成,采用Microblaze软核进行功能开发,实现任务调度、功能配置和数据交互;通过Vivado实现测试平台逻辑功能开发,并将功能代码封装成FPGA IP（Intellectual Property）核;最终通过AD9371 RF收发器实现射频数据收发。测试结果表明,该通用一体化测试平台可进行高速率、高带宽数据传输。该平台具有通用性强、互联性强、易操作、易移植等特点,可广泛应用于工业、通信、军事、医疗、汽车、无人机、航天等领域。
【文章来源】：电讯技术. 2020,60(11)北大核心
【文章页数】：5 页
【部分图文】：
JESD204B接口应用方案结构图
JESD204B接口主要经过码组同步、帧同步、初始通道对齐同步来使KC705和AD9371评估板间正常通信。JESD204B接口链路启动过程为:首先，同步信号拉低，接口接收端不断向发送端发送同步请求，直到接收端连续收到4个控制字符K(K28.5，即BC)为止，此时可知比特位及字的边界，接口接收端通过在下一个内部本地多帧时钟(Local Multiframe Clock,LMFC)上升沿将同步信号拉高来禁用同步请求，实现码组同步。然后，发送端和接收端进入初始信道对齐序列(Initial Lane Alignment Sequence,ILAS)状态。发送端在每个信道上发送已知的字符帧集合，称为信道对齐序列，该序列以R(K28.0)开始，以A(K28.3)结束[9]。收到对齐序列后，接收端会对数据进行FIFO缓冲，直到所有信道都收到完整的对齐序列。由于已经知道了整个序列，故每个信道上的任何信道偏移都可通过FIFO存储器吸收，实现信道对齐。最后，在代码组同步及信道对齐后，就可正确接收用户数据。如果信道对齐后用户数据无效，则需要重新启动链路，接收端会重新发送同步请求。其接口链路启动具体实现如图5所示。2 通用一体化测试平台测试
目前常用的通用一体化SDR平台射频子板有AD9361、Radio420s和USRP等，接口常采用低电压差分信号(Low-Voltage Differential Signaling,LVDS)接口或其他并行接口，其速率最高为1.0 Gb/s[3]。由于带宽或接口速率的限制，无法满足高速、高带宽的应用需求。基于硬件资源、硬件需求等多方面考虑，采用KC705+AD9371方案，其设计框架如图1所示。Kintex7 FPGA的外围包括RS422接口、LVDS接口、W5300网口、DDR2等。AD9371由时钟芯片AD9528、两片AD9371和射频模拟电路组成[4-6]。AD9371与Kintex7 FPGA之间采用JESD204B高速串行接口进行数据传输，接口应用方案结构图如图2所示。该通用一体化测试平台将AD9371发送端与AD9371接收端回环连接，Kintex7 FPGA主要将产生的基带信号通过JESD204B接口送入AD9371发送端;AD9371发送端对数字基带信号进行数字滤波、数模转换、模拟滤波、混频、放大等处理，将数字基带信号变成射频信号;AD9371接收端主要对射频信号进行信号放大、混频、滤波及模数转换等处理，将射频信号转换成数字基带信号;最后，再将数字基带信号通过JESD204B接口送回FPGA进行处理[7]。时钟管理芯片AD9528生成AD9371和Kintex7之间JESD204B高速串行接口同步所需的refclk时钟和sysrefclk时钟，保证数据链路的同步和接口数据有效传输。JESD204B接口引脚数量更少，不需要随路时钟线，采用时钟和数据恢复(Clock and Data Recovery,CDR)技术从数据流中恢复时钟，也不需要链路对齐，这使得接口结构更加简单、封装尺寸更小、布线数量更少，从而使得电路板设计更加简单，成本更低[8-9]。图2 JESD204B接口应用方案结构图
【参考文献】：
期刊论文
[1]基于AD9361的掌上型LTE RRU设计与开发[J]. 蒋静,朱雯娟,龚程,唐云峰,龚耀艳. 电讯技术. 2019(07)
[2]基于AD9361射频捷变收发器的GPS伪卫星设计[J]. 吴桐,战兴群. 电讯技术. 2019(02)
[3]Zynq UltraScale+MPSoC的嵌入式最小系统开发[J]. 江绪庆. 单片机与嵌入式系统应用. 2019(01)
[4]基于JESD204B协议的高速数据传输接口设计与实现[J]. 张金凤,孟爱权,袁子乔. 火控雷达技术. 2017(01)
[5]基于MicroBlaze的高速数据采集与处理系统设计[J]. 谭绪祥,王丽,王志斌,王冠军. 电子世界. 2015(15)
[6]基于JESD204协议的AD采样数据高速串行传输[J]. 张峰,王战江. 电讯技术. 2014(02)
[7]Xilinx FPGA的嵌入式系统开发过程[J]. 路后兵. 单片机与嵌入式系统应用. 2012(11)
[8]基于SoPC的雷达多功能接口模块的设计与实现[J]. 林振华. 现代电子技术. 2011(12)
[9]基于MicroBlaze的以太网通信系统平台设计的研究[J]. 高一沅,黄春晖. 现代电子技术. 2007(17)
硕士论文
[1]一种基于AD9371的SDR硬件平台[D]. 张仁良.中国科学院大学(中国科学院国家空间科学中心) 2019
[2]集成式收发机芯片AD9371射频系统设计[D]. 张大旭.东南大学 2018
本文编号：3004858
【文章来源】：电讯技术. 2020,60(11)北大核心
【文章页数】：5 页
【部分图文】：
JESD204B接口应用方案结构图
JESD204B接口主要经过码组同步、帧同步、初始通道对齐同步来使KC705和AD9371评估板间正常通信。JESD204B接口链路启动过程为:首先，同步信号拉低，接口接收端不断向发送端发送同步请求，直到接收端连续收到4个控制字符K(K28.5，即BC)为止，此时可知比特位及字的边界，接口接收端通过在下一个内部本地多帧时钟(Local Multiframe Clock,LMFC)上升沿将同步信号拉高来禁用同步请求，实现码组同步。然后，发送端和接收端进入初始信道对齐序列(Initial Lane Alignment Sequence,ILAS)状态。发送端在每个信道上发送已知的字符帧集合，称为信道对齐序列，该序列以R(K28.0)开始，以A(K28.3)结束[9]。收到对齐序列后，接收端会对数据进行FIFO缓冲，直到所有信道都收到完整的对齐序列。由于已经知道了整个序列，故每个信道上的任何信道偏移都可通过FIFO存储器吸收，实现信道对齐。最后，在代码组同步及信道对齐后，就可正确接收用户数据。如果信道对齐后用户数据无效，则需要重新启动链路，接收端会重新发送同步请求。其接口链路启动具体实现如图5所示。2 通用一体化测试平台测试
目前常用的通用一体化SDR平台射频子板有AD9361、Radio420s和USRP等，接口常采用低电压差分信号(Low-Voltage Differential Signaling,LVDS)接口或其他并行接口，其速率最高为1.0 Gb/s[3]。由于带宽或接口速率的限制，无法满足高速、高带宽的应用需求。基于硬件资源、硬件需求等多方面考虑，采用KC705+AD9371方案，其设计框架如图1所示。Kintex7 FPGA的外围包括RS422接口、LVDS接口、W5300网口、DDR2等。AD9371由时钟芯片AD9528、两片AD9371和射频模拟电路组成[4-6]。AD9371与Kintex7 FPGA之间采用JESD204B高速串行接口进行数据传输，接口应用方案结构图如图2所示。该通用一体化测试平台将AD9371发送端与AD9371接收端回环连接，Kintex7 FPGA主要将产生的基带信号通过JESD204B接口送入AD9371发送端;AD9371发送端对数字基带信号进行数字滤波、数模转换、模拟滤波、混频、放大等处理，将数字基带信号变成射频信号;AD9371接收端主要对射频信号进行信号放大、混频、滤波及模数转换等处理，将射频信号转换成数字基带信号;最后，再将数字基带信号通过JESD204B接口送回FPGA进行处理[7]。时钟管理芯片AD9528生成AD9371和Kintex7之间JESD204B高速串行接口同步所需的refclk时钟和sysrefclk时钟，保证数据链路的同步和接口数据有效传输。JESD204B接口引脚数量更少，不需要随路时钟线，采用时钟和数据恢复(Clock and Data Recovery,CDR)技术从数据流中恢复时钟，也不需要链路对齐，这使得接口结构更加简单、封装尺寸更小、布线数量更少，从而使得电路板设计更加简单，成本更低[8-9]。图2 JESD204B接口应用方案结构图
【参考文献】：
期刊论文
[1]基于AD9361的掌上型LTE RRU设计与开发[J]. 蒋静,朱雯娟,龚程,唐云峰,龚耀艳. 电讯技术. 2019(07)
[2]基于AD9361射频捷变收发器的GPS伪卫星设计[J]. 吴桐,战兴群. 电讯技术. 2019(02)
[3]Zynq UltraScale+MPSoC的嵌入式最小系统开发[J]. 江绪庆. 单片机与嵌入式系统应用. 2019(01)
[4]基于JESD204B协议的高速数据传输接口设计与实现[J]. 张金凤,孟爱权,袁子乔. 火控雷达技术. 2017(01)
[5]基于MicroBlaze的高速数据采集与处理系统设计[J]. 谭绪祥,王丽,王志斌,王冠军. 电子世界. 2015(15)
[6]基于JESD204协议的AD采样数据高速串行传输[J]. 张峰,王战江. 电讯技术. 2014(02)
[7]Xilinx FPGA的嵌入式系统开发过程[J]. 路后兵. 单片机与嵌入式系统应用. 2012(11)
[8]基于SoPC的雷达多功能接口模块的设计与实现[J]. 林振华. 现代电子技术. 2011(12)
[9]基于MicroBlaze的以太网通信系统平台设计的研究[J]. 高一沅,黄春晖. 现代电子技术. 2007(17)
硕士论文
[1]一种基于AD9371的SDR硬件平台[D]. 张仁良.中国科学院大学(中国科学院国家空间科学中心) 2019
[2]集成式收发机芯片AD9371射频系统设计[D]. 张大旭.东南大学 2018
本文编号：3004858
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