基于QR码构造的QC-LDPC码译码器设计与实现

发布时间：2021-03-01 02:01

　　基于平方剩余（quadratic residue,QR）码构造的准循环低密度奇偶校验（quasi cyclic low-density parity check,QC-LDPC）码的行重通常比较大,硬件实现时译码器消耗的资源也就较多。设计了一种在资源占用率和吞吐率方面较为平衡的部分并行结构的分层译码器。该译码器采用分层修正最小和算法（layered normalized min-sun algorithm, LNMSA）实现,利用部分并行结构同时处理层内连续n行;在变量节点后验概率信息的存储结构上,将连续的n个信息合并为1组,连续的2组采用2个随机存取存储器（random access memory, RAM）进行交替存储;在求取最小值和次小值时,将输入信息分为4组,再从4组中分别获取最小值比较出全局最小值和次小值,从而有效地降低了最小值和次小值比较运算的复杂度。在码长为2 040、码率为0.83的码字和Xilinx Virtex-6开发板的测试环境下,译码器最大时钟频率可达166.7 MHz,吞吐量可达447.5 Mbit/s。 

【文章来源】：重庆邮电大学学报(自然科学版). 2020,32(03)北大核心

【文章页数】：7 页

【部分图文】：

译码器性能对比

译码器结构框图

每一个块中的变量节点信息的读取需要按照地址生成模块产生的地址同时向2个RAM读取。再将读取的数据进行拼接,形成一组包含10个变量节点信息的组合。然后将这组数据送入右移位网络进行右移位操作。这一操作类似于用大小为5个变量节点信息比特的窗口放置在一组数据的最右边,再按照校验矩阵元素大小数据向右移动若干个位置,操作过后位于窗口中的元素即为需要处理的变量节点信息。右移1个位置的处理过程如图3。图3 变量节点信息的选取

【参考文献】：
期刊论文
[1]基于（17,9）平方剩余码的广义LDPC码构造及性能研究[J]. 李西亚,黎勇.  重庆邮电大学学报(自然科学版). 2018(06)
[2]光通信系统中一种改进的LLR-BP译码算法[J]. 袁建国,汪哲,何昌伟,王永.  半导体光电. 2016(04)
[3]一种（71,36,11）QR码的快速代数译码算法[J]. 陈高明,黎勇,董灿,张新球.  重庆邮电大学学报(自然科学版). 2015(06)
[4]基于FPGA的QC-LDPC码分层译码器设计[J]. 彭阳阳,仰枫帆.  无线电工程. 2014(02)
[5]面向磁记录信道的原模图LDPC码译码器的FPGA设计[J]. 周健,吕毅博,洪少华,王琳.  重庆邮电大学学报(自然科学版). 2013(06)

硕士论文
[1]面向802.11ad的高速率LDPC编译码器实现[D]. 项健.电子科技大学 2015
[2]多码率LDPC码编译码器的FPGA实现[D]. 唐兴国.大连理工大学 2013
[3]QC-LDPC码设计和分层译码器的FPGA实现[D]. 江涛.南京航空航天大学 2012



本文编号：3056794