低迟滞数字信号处理单元研究与设计

发布时间：2021-07-16 09:22

　　对于现有实时电子侦查系统来说,希望侦查算法的处理时间足够短,算法实现所需的硬件开销尽量少,迫切需要探索新的设计方法和理论获得优化的实现结构。例如在实时侦查系统中常用的DFT计算单元,要求其计算结果具有尽可能小的时钟迟滞,以便系统做出快速反应。要做到这一点,必须采用并行处理结构,目前基于二进制系统的算法结构在完成256点处理时仍然需要50多个时钟周期;长点数和二维DFT、自适应滤波等典型信号处理中,对吞吐率、时钟迟滞有类似要求,因此需要全新的具有低复杂度和高速处理的计算单元进行优化设计。另一方面,在高速数字滤波器设计中,结合滤波器的并行处理结构和代数整数的高精度、低复杂度特性,可简化系统设计复杂度并提高处理速度。处理时延的减少、运算速度的增加将为诸如电子侦查这类系统带来显著的技术优势和更好的系统性能。本文结合电子对抗、实时侦查等信息处理系统的实际需求,从数字信号处理基本单元入手,以高速、低复杂度FFT和FIR典型数字信号处理单元为最终设计目标,研究这一过程所涉及的基本理论、关键技术和设计方法。本文的主要工作如下:（1）从FFT计算单元入手缩短计算迟滞,研究兼容不同点数FFT运算的优化结构... 

【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校

【文章页数】：102 页

【学位级别】：硕士

【部分图文】：

信噪比测试流程

串并转换FFT并串变换HDL代码Chipscope图 3-26 硬件上板测试流程图计算模块每个时钟需要输入/输出 64 个并行数据，存入至 ROM 中，依次串行输入至串并转换模块 1 帧并行输出至 FFT 模块进行运算。对 64 点 FFT完成运算。对 128 点 FFT 模块，共 8 帧数据分 4 个模块，共 4 帧数据分 4 个时钟进行运算。对 1024 点时钟进行运算。源的IP核如图3-27所示，采用单口ROM，宽度为3 32 位数据，其中高 16 位为复数实部，低 16 位为

控制逻辑rst-28 串并转换结构框 所示，由控制逻i_en 为同步使能信平有效。i_data_a_im 表示两组输出o_cnt 表示输出计o_dat))DDD..DD DDDDDD D....DDDDD D D Do_dato_dao_dao_c

【参考文献】：
期刊论文
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[2]基于分裂基-2/（2a）FFT算法的卷积神经网络加速性能的研究[J]. 伍家松,达臻,魏黎明,SENHADJI Lotfi,舒华忠.  电子与信息学报. 2017(02)
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[7]高速并行FIR滤波器的FPGA实现[J]. 张维良,张彧,杨再初,杨知行.  系统工程与电子技术. 2009(08)

博士论文
[1]高速高性能FFT处理器的VLSI实现研究[D]. 韩泽耀.浙江大学 2002



本文编号：3286736