基于短码的LDPC译码算法改进研究及FPGA实现

发布时间：2022-01-04 03:39

　　在通信系统中,由于信息在信道上传输会受到干扰,导致比特错误。因此,需要采用有效的技术提高信息在传输时抵御各种干扰的能力。前向纠错码是一种提高通信系统可靠性的有效方法,已经有很多文章对其进行了研究。其中,低密度奇偶校验码（Low-Density Parity-Check,LDPC）是近几年流行的一种信道编码技术,它的性能接近香农极限,已经广泛应用于通信系统中。本文以码长较短的LDPC码为主要研究对象。首先,本文对LDPC码的一些概念和基础知识进行了概括性的描述,包括线性分组码、生成矩阵、校验矩阵、Tanner图等。然后,简单叙述了LDPC码校验矩阵的构造方法,主要是Gallager构造方法、Mackay构造方法、渐进增边（Progressive Edge Growth,PEG）构造方法和准循环构造方法。最后,详细描写了基于高斯消去、基于上三角下三角分解和基于近似下三角的编码方法。在译码方面,首先简要介绍了硬判决译码算法的原理,并详细描写了几种软判决译码算法,包括置信传播译码算法、对数似然比译码算法、最小和译码算法、归一化最小和译码算法、带偏移量的最小和译码算法和标准化置信传播译码算法。其... 

【文章来源】：西南大学重庆市 211工程院校 教育部直属院校

【文章页数】：104 页

【学位级别】：硕士

【部分图文】：

工业4.0示意图

西南大学硕士学位论文50需要改变Family和Device就可以对不同的芯片进行测试。本文选择的Family为CycloneIVE，Device为EP4CE75，最后在ImportCSV导入QuartusⅡ生成的.csv文件就可以进行功耗测试。图4.4PowerPlayEPE的工作主界面4.2LDPC码译码器的FPGA设计和功能实现4.2.1译码器整体结构设计根据不同的应用需求，设计不同的译码结构。译码器主要包括三种基本的结构：串行译码结构[44]、全并行译码结构和部分并行的译码结构[45,46]。串行译码结构最大的优点是消耗的硬件资源少，但是不适合码长较长、对译码速率要求非常高的应用[47]。设计时需要注意在尽可能减少资源占用率的情况下，满足系统对传输速率要求。串行译码结构是三种译码结构中占用资源最少的结构，结构中只有一个校验节点处理模块和一个变量节点处理模块，因此它的灵活性比较高，任何校验矩阵皆可以适用。并行结构最大的优点是能够提高译码速率，但是消耗了大量的硬件资源。当校验矩阵较大时，校验节点和变量节点的处理模块随之增加，各功能模块之间的连线急剧增加，带来的传输与计算时延会影响各模块的功能实现。因此要增加时序控制电路来实现数据同步，这样就增加了硬件消耗。

西南大学硕士学位论文52应的模块中。初始化信息模块外部端口图如图4.6所示，对应的端口描述如表4.1所示。()()()022iijiyLqLPσ==(4.1)clkrst_nHrxLen_CTRLinitial图4.6初始化信息模块外部端口图表4.1初始化信息模块的端口描述端口名称输入/输出端口端口描述rx输入端口信道初始化信息H输入端口校验矩阵参数rst_n输入端口复位信号clk输入端口时钟信号L输出端口初始化信息en_CTRL输出端口信息更新完成信号其中H矩阵在TestBench中输入，当计数到校验矩阵中元素为“1”的位置时，把rx的值赋值给L，否则L的值为“0”，一直到校验矩阵遍历完成，就实现了变量节点的初始化。en_CTRL的状态值有“0”和“1”，从检测到校验矩阵中第一个“1”元素开始赋值为“1”，直到校验矩阵遍历完成后赋值为“0”。图4.7是初始化模块部分仿真示意图。图中的conter1和conter2是对校验矩阵中“1”所在的位置进行计数，由于时延的原因，L的赋值要延迟一个时钟才对应于校验矩图4.7初始化信息模块部分仿真示意图

【参考文献】：
硕士论文
[1]IEEE802.11ad标准中LDPC编译码的研究[D]. 彭真真.北京邮电大学 2015
[2]LDPC码编码算法与实现[D]. 聂阳.武汉邮电科学研究院 2009
[3]多进制LDPC码编译码算法研究与硬件实现[D]. 范雷.厦门大学 2007



本文编号：3567583