3D-HEVC中深度图帧内预测的VLSI设计与实现

发布时间：2024-01-28 07:57

　　随着三维视频技术的发展,高效视频编码(High Efficiency Video Coding,HEVC)标准也推出了其三维拓展版,并命名为3D-HEVC。3DHEVC标准采用多视点加深度(Multi-View plus Depth,MVD)格式对视频进行编码。相比于传统视频,其增加了深度图作为辅助编码信息,由于深度图与传统纹理图的特性不尽相同,3D-HEVC标准中增加了深度建模模式(Depth Modelling Mode,DMM)作为深度图的帧内预测模式之一。DMM算法能够较好地对深度图进行编码,但是其算法复杂度较高,占用编码时间较长。针对该问题,本文提出2种新的DMM-1算法硬件电路实现架构,并设计实现出DMM-1算法硬件电路加速器。本文的主要工作包括以下几个方面:(1)设计实现了DMM-1算法多种并行架构的硬件电路。本文对DMM-1算法进行研究,根据其没有数据相关性的特点,分别设计实现了全并行架构、2组部分并行架构和6组部分并行架构的DMM-1算法的硬件电路。并行架构的硬件电路通过将楔形块评估部分的电路通过多个计算单元同时计算,实现了对编码时间的大幅降低。通过实验结果对比:全并...

【文章页数】：66 页

【学位级别】：硕士

【文章目录】：
致谢
摘要
abstract
第一章 绪论
    1.1 研究意义
    1.2 视频编解码技术的发展
        1.2.1 H.26X系列编解码标准的发展
        1.2.2 三维视频技术的发展
    1.3 国内外研究现状
        1.3.1 深度图及其帧内预测算法研究现状
        1.3.2 DMM算法硬件加速研究现状
    1.4 论文结构安排
第二章 3D-HEVC及深度图帧内预测基础
    2.1 HEVC视频编解码基础
    2.2 3D-HEVC视频编解码基础
    2.3 深度图及其帧内预测基础
        2.3.1 深度图知识基础
        2.3.2 3D-HEVC深度图帧内预测流程
    2.4 DMM-1算法编码流程
第三章 基于并行架构的DMM-1 模块硬件电路设计
    3.1 引言
        3.1.1 DMM-1算法数据相关性分析
        3.1.2 设计思想
    3.2 全并行架构的硬件电路设计
        3.2.1 粗搜索模块
        3.2.2 精搜索模块
        3.2.3 计算单元电路结构
        3.2.4 去精搜索全并行架构的硬件电路设计
    3.3 部分并行架构的硬件电路设计
        3.3.1 六组部分并行架构
        3.3.2 两组部分并行架构
    3.4 实验方案
        3.4.1 功能验证与电路综合
        3.4.2 性能对比
    3.5 本章小结
第四章 基于流水线架构的DMM-1 模块硬件电路设计
    4.1 流水线架构的设计思想
    4.2 流水线架构的硬件电路设计
        4.2.1 楔形块数据库存储模块
        4.2.2 搜索模块
    4.3 部分并行流水线架构的硬件电路设计
        4.3.1 六组部分并行流水线架构
        4.3.2 两组部分并行流水线架构
    4.4 实验方案
        4.4.1 功能验证与电路综合
        4.4.2 性能对比
    4.5 本章小结
第五章 总结与展望
    5.1 总结
    5.2 展望
参考文献
攻读硕士学位期间的学术活动及成果情况



本文编号：3887328