基于FPGA的SM3算法快速实现方案

发布时间：2024-12-26 05:45

　　 SM3算法是我国商用密码杂凑算法标准。为了提高SM3算法的吞吐量,减少运算资源占用,使其更好地应用于硬件加密场景,提高执行效率与速度,进行流水线结构设计,在其基础上对关键运算路径进行并行计算设计。同时采用进位保留加法器(CSA)进行关键路径的压缩,使完成一次压缩函数中关键路径计算所需的时钟周期明显减少。基于FPGA对方案进行实现,并与其他几种实现方案进行性能对比,结果表明该方案的吞吐量为80.43 Gbit/s,更易于在对吞吐量有较高需求的场景中使用。

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【部分图文】：

图1 流水线结构设计

进行流水线结构设计时采用64级流水,基于以上分析,需要进行消息扩展与压缩函数两个模块的流水线结构设计。消息扩展模块中,最终生成了132个字,前16个是直接划分得到的,不用计算,之后每一个时钟周期到来时进行下一个字W和W′的计算。同时压缩函数中第k次计算Hash值需要当前Bi的Wk....

图2 关键路径并行计算初步优化

通过分析前文描述的SM3算法流程,在压缩函数中计算SS1、SS2、TT1、TT2时需要进行多次加法运算,产生较大时延。对算法进行并行计算优化时首先对以上四个字寄存器中的运算进行优化,优化思路是使用进位保留加法器(CSA)[13]来降低有多个输入(多于两个)时的加法时延,并将更多的....

图3 关键路径并行计算最终优化

通过对优化方案的分析,以上关键路径中最后计算得到的TT2在压缩函数中还作为输入量进行了置换函数P0(TT2)的计算,因此继续对压缩函数中的一次置换函数进行并行计算优化,并与图2的优化方案进行合并,最终的关键路径并行计算优化方案如图3所示。设压缩函数中的时钟周期为clk,则根据图2....

本文编号：4020625