多制式无线移动通信基站信息解码系统中硬件加速模块实现

发布时间：2017-07-20 17:00

  本文关键词：多制式无线移动通信基站信息解码系统中硬件加速模块实现

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【摘要】：第二代移动通信是(GSM)以无线电为基础的,引入加密技术大大增强了安全性,错误检测和矫正也提高了通信的质量。GSM保留了2G网络中最实用的技术,却具有着更广泛的应用第四代移动通信(4G)核心技术的界定则主要是指采用OFDM(正交频分复用)调制技术的OFDMA多址技术。LTE分为FDD-LTE和TD-LTE两种情况,FDD-LTE是以频分复用为基础的LTE技术,而TD-LTE是TD-SCDMA进化而来,是以时分复用为基础的LTE技术。随着LTE技术的发展,其上网的速度已经比GSM快上几十倍。伪基站主要利用移动信令监测系统监测移动通讯过程中的各种信令过程,取得移动用户的手机的一些有用信息。伪基站发送出GSM的信号,把运营商的信号和用户隔离,从而让用户离开之前的基站,重新选择其它的基站。因此对基站信息的监测在一定程度上有着重要意义。本课题主要是研究多制式无线移动通信基站识别系统中硬件加速模块的实现,主要针对GSM中FCCH信道监测的加速和FDD-LTE中整个同步模块的加速。在GSM的网络系统中,基于DSP的GSM基站信息解码系统,其中包含FCCH和SCH信道检测、信道估计和滤波、解GMSK调制、解交织以及解维特比,最终读取GSM基站的基本信息。对整个基于DSP的解码系统经过综合分析过后,决定对FCCH信道检测进行加速,把FCCH中耗费时间最多的FIR滤波、FFT变换以及功率峰值检测放入到FPGA中来做。DSP和FPGA中间的数据传输通过EMIF接口来进行数据的交换。在FDD-LTE系统中,对信号接受下来之后的同步过程进行深入研究。在MATLAB中对主同步信号PSS和辅同步信号SSS检测进行仿真,并运行整个同步模块。在仿真完成后,把FDD-LTE系统中的同步模块用FPGA来实现,用verilog编写整个同步系统模块。其中同步模块包含了下采样模块、PSS相关运算模块、频偏估计模块和SSS定位模块,并在XILINX ML605开发板上进行硬件测试,最终可以得到小区ID的值和信号的帧头位置。在经过加速之后,可以更加迅速地读取出基站的信息。对伪基站的打压有着重要的意义,保障通信系统的安全与稳定。
【关键词】：基站 GSM FDD-LTE 同步 FPGA
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN929.5
【目录】：

• 摘要5-6
• ABSTRACT6-15
• 第一章 绪论15-18
• 1.1 移动通信发展简史15-16
• 1.2 伪基站的工作原理介绍16
• 1.3 本课题的研究内容和结构16-18
• 第二章 多制式网络系统的基本原理18-42
• 2.1 GSM基站信道简介18-21
• 2.1.1 GSM系统的信道18-19
• 2.1.2 TDMA帧结构19-21
• 2.1.3 GSM信道加密比特流程21
• 2.2 GSM系统信号传输与处理的基本原理21-32
• 2.2.1 GSM信号收发过程中的处理21-24
• 2.2.2 对信道FCCH的监测24-27
• 2.2.3 对信道SCH的监测27-28
• 2.2.4 GSM基站信息解码步骤28-32
• 2.3 LTE时隙、频域和空间域资源32-36
• 2.3.1 时域32
• 2.3.2 LTE帧结构32-34
• 2.3.3 资源网格34-35
• 2.3.4 保护间隔35-36
• 2.4 FDD-LTE中的同步信号36-40
• 2.4.1 主同步信号PSS37-38
• 2.4.2 辅同步信号SSS38-40
• 2.5 多制式基站识别系统的平台40-42
• 第三章 多制式基站信息解码系统及性能分析42-59
• 3.1 基于DSP的基站信息解码框架42-43
• 3.2 DSP芯片TMS320VC5509A的介绍43-44
• 3.3 基于DSP的GSM基站信息解码44-50
• 3.3.1 基于DSP的硬件设备的连接44-45
• 3.3.2 基于DSP的基站信息解码系统代码分析45-48
• 3.3.3 解码结果的显示和分析48-50
• 3.4 GSM基站信息解码过程中性能分析50-52
• 3.4.1 解码信息实时性比较50-51
• 3.4.2 GSM基站系统软硬件深入分析51-52
• 3.5 FDD-LTE中小区搜索过程52-59
• 3.5.1 小区搜索的步骤52-53
• 3.5.2 同步信号的MATLAB仿真53-56
• 3.5.3 FDD-LTE网络系统的频率同步56-57
• 3.5.4 FDD-LTE基站信息解码性能分析57-59
• 第四章 多制式基站信息解码系统中的硬件加速模块实现59-85
• 4.1 硬件模块加速的设计理念59-60
• 4.2 在FPGA中的具体设计方案60-61
• 4.3 FPGA与DSP间数据互相读写的接口设计61
• 4.4 GSM基站信息解码系统中硬件加速模块实现61-70
• 4.4.1 DSP与FPGA数据相互读写的整体架构61-62
• 4.4.2 外部存储器接口EMIF模块62-65
• 4.4.3 对数据滤波模块FIR65-66
• 4.4.4 对数据的FFT运算66-68
• 4.4.5 数据功率模块68-69
• 4.4.6 功率大小比较模块69-70
• 4.5 基于FPGA的FDD-LTE中同步模块的实现70-81
• 4.5.1 同步模块硬件设计的基本框架70-71
• 4.5.2 下采样硬件模块71-73
• 4.5.3 PSS相关运算模块73-78
• 4.5.4 频偏估计模块78-79
• 4.5.5 SSS定位模块79-81
• 4.6 整个硬件加速的测试81-85
• 4.6.1 GSM基站系统硬件测试81-82
• 4.6.2 GSM基站信息解码系统加速结果对比82-83
• 4.6.3 FDD-LTE中同步模块综合测试及加速对比83-85
• 第五章 总结与展望85-86
• 5.1 课题小结85
• 5.2 研究展望85-86
• 致谢86-87
• 参考文献87-89

【参考文献】

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本文编号：569009