高清视频传输中的高速LDPC译码算法的研究与设计

发布时间：2017-07-30 21:03

  本文关键词：高清视频传输中的高速LDPC译码算法的研究与设计

  更多相关文章： 高清视频 LDPC 译码 FPGA 缓冲时间

【摘要】：随着移动通信的高速发展,一代又一代的商用系统被开发出来,现在正在讨论和研发中的第五代移动通信系统(5G)正在以惊人的速度向人们的生活走来,其中在5G的各个应用场景里面,用户的体验放在了一个很重要的位置。而在给用户提供高清视频(HDTV)服务的同时,在满足了5G的速率和其他的指标时,高清视频的缓冲时间的长短直接是导致用户体验感受的好坏。目前对于高清视频传输服务在移动通信中应用的理念、技术、方法都趋于成熟,而对于用户的体验感受的重视程度都不是很高,于是在满足新一代移动通信系统中的高吞吐率的信道译码器设计方面,尽可能减少延时和提高用户的体验感受是很有必要的。本文首先对高清视频(1920*1080,25fps)的传输和一些标准做了简单介绍,分析了高清视频的应用场景中需要的译码速率,缓冲时间长短的影响因素,信道译码延时对缓冲时间长短的影响,而LDPC因为其优异的性能和高效的迭代译码算法受到关注,基于项目的需求,相较于其他的LDPC译码算法,修正的LDPC水平分层最小和译码算法硬件实现的复杂度降低远远超过了算法带来的性能的损失,在传统LDPC水平分层修正的最小和译码算法时间调度上做出了一定的改进,提高吞吐率,满足需求的吞吐率要求,减少高清视频初始缓冲时间。实现是在Xilinx公司的Vertex-7芯片上。对RTL级的设计进行综合、仿真等。综合考虑了8个译码器内核,在modelsim平台上进行了仿真,在包含有Xilinx公司的Vertex-7的芯片上,VC709开发套件平台进行了板级验证。最后整个译码器的吞吐率达到了6.4Gbps,时钟为250MHz,量化为6bit,固定的迭代译码次数是8次,资源消耗46%。优点是速率高,缺点是芯片资源消耗多。
【关键词】：高清视频 LDPC 译码 FPGA 缓冲时间
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN911.22
【目录】：

• 摘要5-6
• ABSTRACT6-13
• 缩略词表13-14
• 第一章 绪论14-19
• 1.1 研究背景14-15
• 1.2 研究现状15-18
• 1.2.1 高清视频传输的发展现状15-16
• 1.2.2 LDPC码的发展和研究现状16-18
• 1.3 本文目的和行文安排18-19
• 第二章 LDPC码在高清视频传输中的应用19-28
• 2.1 信道编码理论简介19
• 2.2 LDPC码基本理论19-22
• 2.2.1 LDPC码的基础19-21
• 2.2.2 QC-LDPC码21-22
• 2.3 LDPC码编码算法简介22-26
• 2.3.1 利用生成矩阵的编码算法22-23
• 2.3.2 基于高斯消元的编码算法23
• 2.3.3 RU快速编码算法23-26
• 2.4 LDPC码的应用介绍26-27
• 2.4.1 LDPC码在高清视频传输中的应用介绍26
• 2.4.2 LDPC码的其他方面的应用26-27
• 2.5 本章小结27-28
• 第三章 LDPC译码算法介绍28-39
• 3.1 LDPC硬判决译码算法介绍28-31
• 3.1.1 大数逻辑译码29-30
• 3.1.2 比特翻转译码算法30-31
• 3.2 LDPC软判决译码算法31-38
• 3.2.1 LDPC基于概率测度的BP译码算法32-34
• 3.2.2 LDPC基于对数似然比的BP译码算法34-36
• 3.2.3 LDPC码的最小和（Min-Sum）译码算法36
• 3.2.4 LDPC码的偏移的最小和（Offset Min-Sum）译码算法36-37
• 3.2.5 LDPC译码算法的比较37-38
• 3.3 本章小结38-39
• 第四章 改进的LDPC译码算法及其仿真39-46
• 4.1 改进的LDPC译码算法39-41
• 4.2 改进的LDPC译码算法的仿真比较41
• 4.3 改进的LDPC算法关键参数的仿真41-44
• 4.3.1 量化方式和量化位宽确定41-43
• 4.3.2 改进的LDPC译码算法偏移因子的确定43-44
• 4.3.3 改进的LDPC译码算法的最大迭代次数的确定44
• 4.4 本章小结44-46
• 第五章 改进的LDPC译码算法的FPGA实现46-64
• 5.1 FPGA的设计流程简要介绍46-48
• 5.2 LDPC译码器实现硬件结构设计48-51
• 5.2.1 LDPC译码器结构的分类48-49
• 5.2.2 LDPC译码器的结构框图49-51
• 5.3 LDPC译码器主要模块详细设计51-55
• 5.3.1 顶层模块设计51-52
• 5.3.2 控制模块设计52-53
• 5.3.3 校验节点数据压缩格式和转换模块53-54
• 5.3.4 循环移位模块和基校验矩阵读取模块54-55
• 5.3.5 计算单元模块55
• 5.4 LDPC译码器的仿真55-58
• 5.4.1 译码器硬件电路的功能仿真55-58
• 5.5 LDPC译码器的下板验证与测试58-62
• 5.5.1 LDPC译码器的验证平台58-59
• 5.5.2 验证结果分析59-61
• 5.5.3 LDPC译码器的测试61-62
• 5.6 LDPC译码器的性能分析62-63
• 5.7 本章小结63-64
• 第六章 总结与展望64-66
• 6.1 工作总结64
• 6.2 研究展望64-66
• 致谢66-67
• 参考文献67-70
• 在学期间取得的与学位论文相关的研究成果70-71

【参考文献】

中国硕士学位论文全文数据库 前1条

1 董超科;高速LDPC编译码硬件设计[D];哈尔滨工业大学;2010年

，

本文编号：596034