超低功耗锁相环的研究与设计

发布时间：2017-08-14 22:15

  本文关键词：超低功耗锁相环的研究与设计

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【摘要】：随着集成电路工艺节点的不断降低,低功耗成为集成电路设计的重要挑战。IEEE802.11协议是无线局域网通信的重要标准,其广泛使用2.4GHz ISM频段,为了提高SOC和NOC系统的续航能力,需要重点关注低功耗设计。便携式Wi Fi设备的使用已经相当普遍,锁相环作为无线收发机的重要组成部分,可以产生片上高速时钟,其功耗成为影响整体收发机的重要方面。芯片设计的要求从单纯追求高性能、小面积转为性能、面积、功耗的综合要求。不断增加的芯片运行频率和更多的互连寄生电阻、电容推动了功耗的增加,按比例缩小以及电源电压的降低使得泄露电流日益严重化,这都给低功耗锁相环的设计带来了挑战。本文在研究低功耗设计技术的基础上,通过对锁相环的环路分析以及对锁相环的功耗研究,基于SMIC 0.13μm 1P6M工艺,通过对功耗贡献较大模块的改进,设计了一款超低功耗锁相环。主要工作内容如下:1)研究集成电路中的功耗并给出影响因素。通过对功耗进行分类,给出各种功耗的影响因素;并进一步对集成电路功耗随工艺节点的变化趋势分析。重点介绍了几种应用广泛的低功耗设计技术。2)对锁相环的环路进行分析。通过对各个模块的数学建模,确立了环路参数;结合Verilog-A语言不断对环路就行优化。对锁相环的功耗进行研究,重点对LC振荡器的能量消耗进行分析,提出了较低功耗的设计原则。工艺节点的降低使得泄漏电流成为影响锁相环性能的重要因素,对锁相环中的泄露电流进行了总结,然后给出了抑制泄露电流的办法。3)对锁相环电路进行设计。其压控振荡器采用电流复用技术,使其尾电流相比于传统结构减小一半。其分频器针对TSPC结构进行改进,减少单条支路上堆积的晶体管的数目,利用ETSPC触发器设计分频器,不仅减小了支路电容而且适合低供电电压应用。4)对锁相环进行版图设计,并给出后仿结果,对比中显示本设计的低功耗特性。仿真结果表明,本论文设计了一款低功耗锁相环,其输出频率为2.4GHz,确定性峰峰值抖动为4.29ps,随机均方差抖动为0.105ps,功耗为3.8642m W。
【关键词】：锁相环 超低功耗 电流复用VCO METSPC
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN911.8
【目录】：

• 摘要5-7
• ABSTRACT7-16
• 缩略词表16-17
• 第一章 绪论17-24
• 1.1 研究背景与意义17-18
• 1.2 国内外研究现状18-21
• 1.3 研究内容及安排21-24
• 1.3.1 研究内容21-22
• 1.3.2 论文结构22-24
• 第二章 集成电路的功耗及低功耗技术研究24-35
• 2.1 功耗分析24-27
• 2.1.1 动态功耗24-25
• 2.1.2 静态功耗25-26
• 2.1.3 短路功耗26-27
• 2.2 深亚微米工艺下的功耗趋势27-29
• 2.3 低功耗设计技术29-34
• 2.3.1 多阈值技术29-30
• 2.3.2 功率门控技术30-31
• 2.3.3 动态阈值技术31-32
• 2.3.4 超低工作电压技术32-34
• 2.4 本章小结34-35
• 第三章 锁相环环路理论和功耗分析35-50
• 3.1 锁相环的基本结构35-39
• 3.1.1 鉴频鉴相器36-37
• 3.1.2 电荷泵和环路滤波器37-39
• 3.1.3 压控振荡器39
• 3.1.4 分频器模块39
• 3.2 锁相环环路理论39-42
• 3.3 环路参数设计与验证42-44
• 3.4 锁相环的功耗分析44-46
• 3.4.1 压控振荡器功耗分析44-45
• 3.4.2 电荷泵功耗分析45-46
• 3.5 锁相环中的泄漏电流46-48
• 3.5.1 泄漏电流在锁相环46-47
• 3.5.2 泄漏电流对锁相环的影响47-48
• 3.5.3 泄漏电流补偿方法48
• 3.6 本章小结48-50
• 第四章 锁相环电路设计与仿真50-85
• 4.1 锁相环电路的拓扑结构50-51
• 4.2 分频器电路设计51-56
• 4.2.1 几种常见分频器51-54
• 4.2.2 分频器设计54-56
• 4.3 QVCO电路设计56-72
• 4.3.1 VCO的技术指标57
• 4.3.2 VCO设计原理57-59
• 4.3.3 低功耗设计技术59-62
• 4.3.4 QVCO设计原理62
• 4.3.5 QVCO的耦合方式62-65
• 4.3.6 QVCO设计与仿真65-72
• 4.4 电荷泵电路设计72-77
• 4.4.1 电荷泵电路的非理想效应72-74
• 4.4.2 电荷泵电路的基本结构74-75
• 4.4.3 电荷泵的设计与仿真75-77
• 4.5 鉴频鉴相器电路设计77-80
• 4.5.1 鉴频鉴相器电路结构78-79
• 4.5.2 鉴频鉴相器的设计与仿真79-80
• 4.6 环路滤波器设计80-81
• 4.7 锁相环整体环路的仿真81-84
• 4.8 本章小结84-85
• 第五章 锁相环版图设计与后仿85-91
• 5.1 锁相环的版图设计85-87
• 5.2 锁相环后仿结果87-90
• 5.3 本章小结90-91
• 第六章 总结与展望91-93
• 致谢93-94
• 参考文献94-100
• 攻硕期间取得的研究成果100-101

【参考文献】

中国博士学位论文全文数据库 前1条

1 陈志强;超深亚微米CMOS集成电路功耗估计方法及相关算法研究[D];浙江大学;2006年

中国硕士学位论文全文数据库 前1条

1 高园林;锁相环中单粒子效应机理研究[D];电子科技大学;2013年

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本文编号：674999