高速数据回放系统FPGA硬件架构设计与实现

发布时间：2017-08-17 21:27

  本文关键词：高速数据回放系统FPGA硬件架构设计与实现

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【摘要】：在信号处理领域,高速数据回放系统具有广泛的应用场景,可以用作任意波形发生器,也可以模拟真实环境,特别是对于一些很难实现或者实现成本高的环境条件,数据回放技术显得尤其重要。本文研究基于FPGA的高速数据回放电路中的FPGA硬件架构的设计,实现了对电路各个模块的有效控制,具有传输模式和回放模式两种工作模式,具体功能如下：传输模式下,FPGA能正确接收上位机通过USB3.0接口传输的海量回放数据并发送给容量为128Gb的FLASH阵列进行存储,传输速率可达700Mb/s；回放模式下,FPGA能把数据从FLASH阵列中读取出来并发送给IQ两路高速DAC模块进行数据回放(回放速率500Msps),把数字信号高速地转换为模拟信号,模拟信号经过IQ调制后输出射频信号。为了优化人机交互,本文还设计了一套专用上位机软件,支持存储和回放多种波形,单板可以模拟多种测试环境,扩大了本系统的应用范围,具有较好的通用性。本文首先介绍了高速数据回放系统的研究背景及发展现状。然后,介绍了系统的功能、指标、硬件方案和FPGA硬件架构设计总体框架并分析总结了设计的三大难点。此后,基于系统功能的划分,分别就传输模式和回放模式FPGA硬件架构设计及实现进行了详细阐述,主要包括USB3.0模块的设计,FLASH阵列模块的设计,高速DAC模块的设计,时钟管理模块的设计,以及各模块之间的交互设计。针对其中的设计难点,提出了如并行处理、轮询机制和乒乓结构等一些较为复杂的逻辑管理算法。最后,整合搭建测试环境,对传输模式和回放模式分别进行了测试,测试结果表明整个系统能够正常工作,满足系统功能和指标要
【关键词】：数据回放 FPGA硬件架构 USB3.O FLASH DAC 上位机
【学位授予单位】：浙江大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN911.7
【目录】：

• 致谢4-5
• 摘要5-6
• Abstract6-12
• 1 绪论12-17
• 1.1 论文的研究背景和意义12-13
• 1.2 国内外研究现状13-15
• 1.3 本文的主要研究内容15-17
• 2 系统整体架构17-25
• 2.1 系统功能及指标17-18
• 2.2 系统硬件方案18-20
• 2.3 FPGA硬件架构设计总体框架20-21
• 2.4 FPGA硬件架构设计难点21-24
• 2.4.1 高速DAC模块的控制21-22
• 2.4.2 USB3.0模块和FLASH阵列的交互设计22
• 2.4.3 FLASH阵列和高速DAC模块的交互设计22-24
• 2.5 本章小结24-25
• 3 传输模式FPGA硬件架构设计及实现25-42
• 3.1 USB3.0通信模块设计25-31
• 3.1.1 固件程序的设计26-27
• 3.1.2 FPGA控制程序的设计27-31
• 3.2 FLASH擦除模块设计31-36
• 3.2.1 FLASH芯片介绍31-33
• 3.2.2 FPGA控制程序设计33-36
• 3.3 FLASH编程模块设计36-38
• 3.4 USB3.0模块和FLASH阵列的交互设计38-41
• 3.5 本章小结41-42
• 4 回放模式FPGA硬件架构设计及实现42-59
• 4.1 FLASH读取模块设计42-45
• 4.2 高速DAC模块设计45-51
• 4.2.1 DAC芯片介绍45-46
• 4.2.2 DAC配置46-48
• 4.2.3 DAC数据传输48-51
• 4.3 时钟管理模块设计51-53
• 4.3.1 CDCM时钟同步芯片设计51-52
• 4.3.2 DCM时钟管理模块设计52-53
• 4.4 FLASH阵列和高速DAC的交互设计53-57
• 4.5 本章小结57-59
• 5 系统测试59-70
• 5.1 系统测试平台搭建59-62
• 5.1.1 上位机软件设计59-61
• 5.1.2 测试平台整合61-62
• 5.2 传输模式测试62-65
• 5.2.1 USB3.0通信模块62-64
• 5.2.2 FLASH编程模块64-65
• 5.3 回放模式测试65-69
• 5.3.1 FLASH读取模块65-66
• 5.3.2 高速DAC模块66-69
• 5.4 本章小结69-70
• 6 总结和展望70-72
• 6.1 本文小结70-71
• 6.2 未来工作展望71-72
• 参考文献72-76
• 作者简历76

【参考文献】

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本文编号：691205