高速LDPC编译码器的设计与FPGA实现

发布时间：2017-08-25 14:21

  本文关键词：高速LDPC编译码器的设计与FPGA实现

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【摘要】：移动通信技术日新月异的发展改变了人们的生活方式,人们日益增长的个人通信需求和未来更加复杂的通信环境对新一代的通信系统提出了新的挑战。信道编码技术可以显著改善通信系统性能,提高通信系统容量。在高速通信系统中,LDPC码常常作为优秀的纠错码选择方案,高速LDPC编译码器的设计具有较高的工程价值,特别是Gbps级别吞吐量的LDPC编译码器的设计实现工作。本文首先介绍了LDPC码的基本概念及表示方法,从LDPC码的结构引出QC-LDPC码并通过分析QC-LDPC码的特点讨论其优势和应用问题。依据课题背景,研究了针对WiMax协议中的QC-LDPC码的编码算法,通过介绍并比较分析传统的编码算法和Efficient编码算法,本文选择适合WiMax协议中LDPC码的Efficient编码算法。在编码器的设计中,本文采用乒乓操作和流水线结构,提高编码器的数据处理能力,实现了高速LDPC编码器。为了实现高速LDPC译码器,本文从译码算法和译码器实现结构两方面进行研究。首先对现有的译码优化算法进行介绍并比较分析,在译码性能和硬件实现复杂度之间进行折衷,选择偏移最小和算法作为译码算法,并对偏移最小和算法的关键参数进行全面仿真,确定了译码算法的量化方案,最大迭代次数以及偏移量因子。在LDPC译码器的实现结构方面,本文研究分析了全并行结构,全串行结构和部分并行结构。结合WiMax协议中QC-LDPC码的特点选择部分并行结构作为译码器的实现结构。在实现译码器的设计中,本文采用乒乓操作实现了两个码字同时译码,通过运用流水线技术提高了数据的处理能力,从而提高了单路译码器的吞吐率。最后本文在课题提供的Xilinx公司XC7VX690T板子上实现了高速LDPC编译码器。其中选择的码型为802.16标准中的码长为2304,码率为的LDPC码,编码器的工作时钟频率为184.4MHz,吞吐率为8.14Gbps;单路LDPC译码器的工作时钟频率为184.4MHz,吞吐率为358Mbps。
【关键词】：QC-LDPC FPGA 高速 偏移最小和算法
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN911.22;TN791
【目录】：

• 摘要5-6
• abstract6-15
• 第一章 绪论15-19
• 1.1 课题背景15-16
• 1.2 LDPC码的历史及研究现状16-17
• 1.3 本文内容安排17-19
• 第二章 LDPC码基础理论19-26
• 2.1 LDPC码定义及其表示方法19-21
• 2.1.1 校验矩阵表示法19-20
• 2.1.2 Tanner图表示法20-21
• 2.2 LDPC码的构造方法21-23
• 2.2.1 随机化构造法21
• 2.2.2 结构化构造法21-23
• 2.3 QC-LDPC码23-25
• 2.3.1 QC-LDPC码的定义23
• 2.3.2 QC-LDPC码的优势23-24
• 2.3.3 802.16e标准中的QC-LDPC码24-25
• 2.4 本章小结25-26
• 第三章 高速LDPC编码器设计26-36
• 3.1 LDPC编码算法26-28
• 3.1.1 传统编码算法26-27
• 3.1.2 Efficient编码算法27-28
• 3.2 高速LDPC编码器的FPGA实现设计28-35
• 3.2.1 高速LDPC编码器的数据输入输出格式28-29
• 3.2.2 高速LDPC编码器FPGA的实现设计29-30
• 3.2.3 高速LDPC编码器各子模块的详细设计30-35
• 3.2.3.1 barrel_shifter模块：30-31
• 3.2.3.2 matrix_f1f2_calc模块31-32
• 3.2.3.3 fs_f3f4_proc模块32-33
• 3.2.3.4 matrix_f5_calc模块33-34
• 3.2.3.5 fs_p2_proc模块34-35
• 3.3 本章小结35-36
• 第四章 高速LDPC译码器设计36-65
• 4.1 LDPC译码算法36-44
• 4.1.1 概率域的BP译码算法37-39
• 4.1.2 对数似然比域内的BP译码算法39-41
• 4.1.3 最小和译码算法41-43
• 4.1.4 译码算法比较分析43-44
• 4.2 高速LDPC译码器关键参数仿真和方案设计44-47
• 4.2.1 最大迭代次数的仿真与设计44-45
• 4.2.2 量化方案的仿真与设计45-46
• 4.2.3 偏移因子的仿真与设计46-47
• 4.3 高速LDPC译码器实现结构分析与选择47-52
• 4.3.1 串行结构47-49
• 4.3.1.1 基于校验节点的全串行结构47-49
• 4.3.1.2 基于变量节点的全串行译码调度算法49
• 4.3.2 全并行结构49-50
• 4.3.3 部分并行结构50-51
• 4.3.4 三种实现结构的比较选择51-52
• 4.4 高速LDPC译码器的FPGA设计52-64
• 4.4.1 高速LDPC译码器的FPGA整体设计52-54
• 4.4.2 LDPC高速译码器各个子模块的详细设计54-64
• 4.4.2.1 ldpc_top模块54-55
• 4.4.2.2 llrram模块55
• 4.4.2.3 ldpc_ctrl模块55-57
• 4.4.2.4 ldpc_pes模块57-62
• 4.4.2.5 ldpc_checkrams模块62
• 4.4.2.6 ldpc_rd_rom模块62-63
• 4.4.2.7 ldpc_circ_shift模块63-64
• 4.4.2.8 ldpc_convs模块64
• 4.5 本章小结64-65
• 第五章 高速LDPC编译码器的验证与性能分析65-78
• 5.1 LDPC编译码器的仿真整体方案以及平台介绍65-69
• 5.1.1 LDPC编译码器功能仿真验证方案及平台65-66
• 5.1.2 LDPC编译码器板级验证方案及平台66-69
• 5.2 LDPC编译码器的仿真验证与测试结果69-72
• 5.2.1 LDPC编码器的功能仿真验证结果69-70
• 5.2.2 LDPC译码器功能仿真的验证结果70-72
• 5.3 LDPC编译码器的综合布局布线以及静态时序分析72-73
• 5.4 LDPC编译码器的板级验证结果73-76
• 5.4.1 LDPC编码器的板级验证结果73-75
• 5.4.2 LDPC译码器的板级验证结果75-76
• 5.5 LDPC编译码器的吞吐率分析76-77
• 5.5.1 LDPC编码器的吞吐率分析76
• 5.5.2 LDPC译码器的吞吐率分析76-77
• 5.6 本章小结77-78
• 第六章 总结与展望78-80
• 6.1 工作总结78-79
• 6.2 研究展望79-80
• 致谢80-81
• 参考文献81-84
• 攻读硕士期间取得的与学位论文相关的研究成果84-85

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1 王鸣洲;高速LDPC编译码器的设计与FPGA实现[D];电子科技大学;2016年

2 朱祥;Turbo、LDPC编译码研究及LDPC码译码实现[D];南京航空航天大学;2007年

3 李峰;数字电视中的RS译码器及LDPC编译码器设计与硬件实现[D];电子科技大学;2008年

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本文编号：737132