串行RapidIO物理层数字系统设计

发布时间：2017-08-31 00:34

  本文关键词：串行RapidIO物理层数字系统设计

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【摘要】：随着通信和网络技术的高速发展,嵌入式处理技术的更新备受瞩目,这也推动了高性能嵌入式系统的高速互连技术的发展革新。为了适应嵌入式系统的发展需要,业界领先的半导体和系统制造商Motorola和Mercury共同研发了RapidIO高速互连标准,这种互联标准可以实现任意拓扑结构和点对点操作,同时具有高效性和高可靠性,并且能够实现有效的链路级流量控制。RapidIO互联标准作为唯一的嵌入式系统互连国际标准,其基于数据包交换的高性能通信方式,有效地改善了嵌入式系统互联的现状。RapidIO物理层IP是RapidIO设计中最关键的部分。串行RapidIO协议的层次结构包括逻辑层、传输层和物理层。论文首先介绍了RapidIO的层次结构以及每一层的功能,然后通过对串行物理层的分析和研究,把串行物理层从上至下分为Buffer子层,串行协议子层(SPS),物理编码子层(PCS)和物理媒介子层(PMA)。其中,Buffer子层,串行协议子层,物理编码子层是物理层的数字控制系统,本文详细阐述了数字控制系统中的每个子层工作原理以及实现思路和方法,并对其中的关键模块的原理和设计方案进行了详尽的说明。本文通过Verilog硬件描述语言对物理层数字控制系统进行编码,并在其中嵌入了完善的内建自测试系统以便于芯片测试。本文在实现RapidIO物理层数字控制系统的基础上,对其中Buffer子层的结构进行了优化,更好地利用了Buffer子层的空间,有效地提高了传输效率。本文在VCS仿真环境下,对RapidIO物理层IP进行了模块仿真,环路验证以及系统级验证。系统仿真和FPGA验证结果表明,本文的物理层设计中的发送通路、接收通路工作正常,错误管理、工作状态管理以及链路级流量控制功能正确。本文的设计内容在华力40nm工艺下进行了流片验证,测试结果表明,本文设计的RapidIO物理层串行传输速率可以达到5Gbps,功能和性能指标都可以满足RapidIO协议要求。
【关键词】：RapidIO 高速接口 物理层 流量控制
【学位授予单位】：北京交通大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN915.04
【目录】：

• 致谢5-6
• 摘要6-7
• ABSTRACT7-11
• 1 引言11-15
• 1.1 研究背景及意义11
• 1.2 RapidIO与其他高速接口的比较11-13
• 1.3 国内外研究现状13-14
• 1.3.1 国外研究现状13
• 1.3.2 国内研究现状13-14
• 1.4 论文的主要工作以及章节安排14-15
• 2 串行RapidIO协议概述15-20
• 2.1 逻辑层15-17
• 2.2 传输层17
• 2.3 物理层17-19
• 2.4 本章小结19-20
• 3 串行RapidIO物理层数字系统设计20-48
• 3.1 Buffer子层20-24
• 3.1.1 发送Buffer设计21-22
• 3.1.2 接收Buffer设计22-24
• 3.2 串行协议子层24-34
• 3.2.1 数据包CRC16产生及校验24-28
• 3.2.2 AckID字符管理28
• 3.2.3 控制符号产生及解析28-31
• 3.2.4 控制符号CRC5产生及校验31-32
• 3.2.5 链路初始化状态机32-33
• 3.2.6 错误恢复状态机33-34
• 3.2.7 重传恢复状态机34
• 3.3 物理编码子层34-45
• 3.3.1 空闲序列产生器35-37
• 3.3.2 8B/10B编解码37-38
• 3.3.3 Comma检测38-39
• 3.3.4 重校时器39-42
• 3.3.5 端口初始化状态机42-43
• 3.3.6 通道同步状态机43-45
• 3.4 内建自测试设计45-47
• 3.5 本章小结47-48
• 4 串行RapidIO物理层系统仿真及验证48-68
• 4.1 各模块功能仿真48-57
• 4.1.1 空闲序列发生器仿真结果48-49
• 4.1.2 8B/10B编解码仿真结果49-50
• 4.1.3 Comma检测仿真结果50-51
• 4.1.4 重校时器51-52
• 4.1.5 端口初始化状态机仿真结果52-53
• 4.1.6 通道同步状态机仿真结果53-54
• 4.1.7 CRC16校验仿真结果54-55
• 4.1.8 CRC5校验仿真结果55
• 4.1.9 数据包重传仿真结果55-56
• 4.1.10 串行协议子层发送端数据对齐仿真结果56
• 4.1.11 串行协议子层接收端数据对齐仿真结果56-57
• 4.2 内建自测试环路验证57-62
• 4.2.1 物理媒介子层环路仿真结果57-58
• 4.2.2 物理编码子层环路仿真结果58-59
• 4.2.3 串行协议子层环路仿真结果59-61
• 4.2.4 物理层整体仿真结果61-62
• 4.3 FPGA验证62-64
• 4.3.1 物理编码子层FPGA验证结果62-63
• 4.3.2 串行协议子层FPGA验证结果63
• 4.3.3 物理层整体FPGA验证结果63-64
• 4.4 流片及测试结果64-67
• 4.4.1 版图64-65
• 4.4.2 测试结果65-67
• 4.5 本章小结67-68
• 5 总结与展望68-70
• 参考文献70-73
• 作者简历及攻读硕士学位期间取得的研究成果73-75
• 学位论文数据集75

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