基于VPX总线的脑神经信号实时处理系统硬件设计

发布时间：2017-09-25 13:04

  本文关键词：基于VPX总线的脑神经信号实时处理系统硬件设计

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【摘要】：近年来,世界各国均高度关注脑科学研究和脑机接口技术,并把其作为未来科技发展的研究重点,欧美等国均正式公布进行脑科学研究计划,且取得了重大应用成果,例如基于脑机接口技术的医疗用假肢可以解决残障患者的运动障碍问题。随着需求的发展,对脑机接口系统神经解码准确性和实时性的要求越来越高。提高神经解码准确性的方法一般是增加采集神经信号数量。提高神经解码实时性的方法是研发具有高速计算能力的脑神经信号实时处理系统,缩短信号处理时间。针对脑神经信号解码对准确性和实时性的高要求,本文设计了基于VPX总线架构结合高速串行交换技术的脑神经信号实时处理系统。系统以高性能众核DSP处理器为核心,具有强大的数据处理能力,通过千兆以太网接收脑神经数据,实现神经信号的实时处理及任务分发,系统通过RapidIO高速串行总线完成处理数据的交互,交互带宽高达10G,实现神经解码算法的分布式计算,最终进行计算结果的汇聚并发送给脑机接口的下一环节,实现脑机接口系统的实时闭环控制。基于VPX的脑神经信号实时处理系统是脑机接口系统中神经解码环节的重要设备。经测试,本文基于VPX总线的脑神经信号实时处理系统,能在1OOms以内按照特定神经解码算法完成对64通道以上数据的神经解码,并且解码结果准确,系统满足准确性和实时性的要求。
【关键词】：脑神经信号处理 脑机接口 VPX 多核处理器平台
【学位授予单位】：浙江大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN911.7
【目录】：

• 致谢4-5
• 摘要5-6
• ABSTRACT6-9
• 1 绪论9-20
• 1.1 课题的背景和意义9-10
• 1.2 相关研究概述10-18
• 1.2.1 脑机接口10-12
• 1.2.2 Serial Rapid IO12-14
• 1.2.3 VPX总线14-16
• 1.2.4 TI片上系统66AK2H0616-18
• 1.3 课题研究内容和文章组织结构18-20
• 1.3.1 课题研究内容18-19
• 1.3.2 文章组织结构19-20
• 2 系统硬件总体架构设计20-26
• 2.1 系统需求分析21-22
• 2.1.1 系统输入输出信号分析21
• 2.1.2 算法介绍21-22
• 2.1.3 资源评估22
• 2.2 系统硬件整体方案设计22-25
• 2.2.1 系统总体架构22-23
• 2.2.2 信号处理板功能模块划分23-24
• 2.2.3 芯片选型24-25
• 2.3 本章小结25-26
• 3 系统硬件详细设计26-58
• 3.1 信号处理模块设计27-37
• 3.1.1 DDR3 SDRAM接口28-31
• 3.1.2 SRIO接口31-32
• 3.1.3 千兆以太网接口32-34
• 3.1.4 RS232接口34-35
• 3.1.5 SPIFlash接口35-36
• 3.1.6 I2C接口36-37
• 3.1.7 JTAG调试接口37
• 3.1.8 其它外围设备37
• 3.2 数据交换模块设计37-41
• 3.3 系统时钟设计41-44
• 3.4 供电电路设计44-49
• 3.5 系统硬件实现49-57
• 3.5.1 PCB布局49-51
• 3.5.2 PCB布线51-56
• 3.5.3 PCB设计结果56-57
• 3.6 本章小结57-58
• 4 系统测试58-71
• 4.1 电源测试58-61
• 4.2 信号测试61-66
• 4.3 系统功能测试66-70
• 4.3.1 测试方法概述66-67
• 4.3.2 预测流程67-68
• 4.3.3 预测结果验证68-69
• 4.3.4 软件评测69
• 4.3.5 结果分析69-70
• 4.4 本章小结70-71
• 5 总结与展望71-73
• 5.1 总结71
• 5.2 展望71-73
• 参考文献73-77
• 作者简历77

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本文编号：917487