基于FPGA的PLC动态并行执行定时器的设计

发布时间：2018-10-09 18:35

【摘要】：PLC内部设置有众多的定时器,通常在工程应用中只使用了部分定时器。因此应用ARM-FPGA架构的PLC系统,设计FPGA定时器控制器的体系结构,1 ms作为基本定时单位,采用地址映射存储器顺序存储被PLC用户程序使用了的定时器的编号,只对被使用的定时器进行定时操作,提高了PLC的定时计数处理速度。阐述了定时器控制器的各功能模块的工作原理,以及与FPGA中央控制器的通信方式和通信的指令命令。经过仿真与测试,定时误差不大于0.1 ms,减少了PLC定时器执行定时操作的时间,达到精确定时的目的。
[Abstract]:PLC has many internal timers, usually only partial timers are used in engineering applications. Therefore, the PLC system based on ARM-FPGA architecture is used to design the architecture of FPGA timer controller, which is used as the basic timing unit. The address mapping memory is used to store the serial number of the timer used by the PLC user program. The timing operation of the used timer only improves the processing speed of the PLC timing count. The working principle of each function module of timer controller and the communication mode and command of communication with FPGA central controller are described. After simulation and test, the timing error is less than 0. 1 ms, which reduces the time of timing operation of PLC timer and achieves the purpose of accurate timing.
【作者单位】： 广西科技大学电气与信息工程学院;
【基金】：广西科学基金项目(2014GXNSFAA118392) 广西教育厅科研项目(2013LX092)
【分类号】：TH714.8

【参考文献】

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【共引文献】

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本文编号：2260359