基于FPGA的精密时间间隔测量技术研究

发布时间：2020-06-29 19:46

【摘要】：时间间隔测量为科学研究、工程技术以及军工等领域提供了精准的时基坐标。随着科学技术的发展,各领域对时间间隔测量的准确性和分辨率提出了更高的要求。为了满足精密测量技术的需求,时间间隔测量手段从模拟测量转换为数字测量,其中FPGA开发平台因其具有运行速度快、可扩展性强、开发周期短等优点,使得其在测量领域得到了广泛应用。本文对时间间隔测量理论发展路线进行了综述,重点对时间内插法及其原理进行了讨论分析。对现有的时间内插法进行了改进并且实现了基于FPGA的时间间隔测量方法。时间间隔测量方法由“粗”测和“细”测两个部分组成,“粗”测部分利用同步计数器组的形式实现,该方法避免了计数器由于级联模式等原因对的时钟频率限制;“细”测部分的时间间隔测量利用时钟分相法和延迟链法两种时间内插方法实现。本文实现了一种基于FPGA的时钟分相内插测时法,该方法根据时钟分相原理对时钟移相进行改进,利用FPGA中的PLL对时钟的半个时钟周期进行多次移相,达到降低PLL有限抽数个数对测时分辨率限制的目的。本文实现了一种基于FPGA的延迟链内插测时法,该方法利用边沿同步器实现被测信号边沿提取,避免系统的多次采样处理;利用FPGA内部专用进位链对信号进行延迟处理,解决了延迟链法由于走线造成的延迟时间不均匀等问题。经试验验证,文中提出的时钟分相法的测时分辨力达到了165ps,测量范围为12us;延迟链法的测时分辨力达到了61ps,测量范围为20.4us。本文实现的基于FPGA的时间间隔内插测量方法分辨力高,测量范围可调节,且具有可扩展性强、开发周期短等优点,可适用于某些定制时间间隔测量仪器设备的研发。
【学位授予单位】：哈尔滨工业大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TH714
【图文】：

CycloneII器件中的PLL位置

- 10 -图 2-4 Stratix IV 器件中的 PLL 位置[35]tratix IV 器件中的专用全局时钟网络(GCLK)、局域时钟网络(RCLK)以及外(PCLK)组成了具有层次结构的时钟架构，此结构提供了多达 236 个单一的6GCLK + 88RCLK + 132PCLK)，并支持每个器件象限中多达 71 个单一、RCLK 和 PCLK 时钟源(16GCLK + 22RCLK + 33PCLK)。表 2-1 列出

【参考文献】

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本文编号：2734270