基于FPGA多功能数字钟的设计

发布时间：2021-02-11 21:17

　　<正>人类社会步入高速发展的电子时代,电子产品逐渐代替机械产品走入我们的生活。随着科技的进步人们对电子产品的要求越来越高、传统产品已经不能满足人们的需求。体积小、多功能、节能、环保开始成为了电子产品发展的新目标。本文基于VHDL语言,利用QuartusⅡ设计了一款多功能数字钟,内部包含秒表、闹钟、定时器、时钟四个模块。经过实验仿真表明多功能数字钟能很好地满足生活中的各种需要。本产品设计主要使用VHDL语言描述了各个模块的功能来实现主要电路,最后在Quartus II上完成了调试与仿真。VHDL语言实现电子设计,是一个以软件设计为主,器件配置相结合的过程,能从多个层次对数字系统进行设计,设计数字电路更为灵活方便,设计周期也可大大减小,提高了设计效率和可靠性。 

【文章来源】：电子世界. 2020,(17)

【文章页数】：2 页

【部分图文】：

仿真结果二

如图1所示，多功能数字钟大致可以划分为五个部分，分别为显示电路部分，时钟部分，闹钟部分，定时器部分，秒表部分。后四个部分各自有自己完整的结构，各工作各的，最后一起输送到显示电路部分，有外部信号控制显示电路从而选择其中一个部分作为输出显示。我们通过控制显示电路的显示来让这个多功能数字钟作为不同的工具使用。2 硬件部分

时钟设计有三个要求第一，具有时、分、秒计数显示的功能，并以24h循环计时。第二，走时误差小于等于每天10s。第三，具有调节分钟、小时、秒以及清零的功能。通常情况不需要让时钟停止工作，所以这部分模块就相当于实现了计数功能，对一直不断给入的1HZ脉冲进行计数。秒、分、时分了三个模块进行连接。qw是个过渡模块，也是校正时间所用的模块。校正时有两个开关，一个校正分、一个校正时。如图2所示，qw模块主要是为了实现调时功能。实际工程中做了元件例化。元件例化的主要作用是在大型项目的设计中许多底层文件需要反复使用，我们写好底层文件之后通过component语句可以直接对底层文件进行调用方便了项目的设计。


本文编号：3029720