激光测距仪时序发生器设计

发布时间：2021-03-23 23:24

　　以提高测距精度为目的,研究激光测距仪内部时序模块,对影响激光测距仪测距精度的因素进行分析。使用以外部延迟链芯片作为延迟线的方法,设计并制作了时序发生器的现场可编程门阵列（FPGA）开发板。测试结果表明,所设计的时序发生器能够实现11 ps的时序分辨率与最大600 Mbit/s的数据速率,达到了预期的目的。 

【文章来源】：光学仪器. 2020,42(04)

【文章页数】：6 页

【部分图文】：

系统硬件架构

图2所示为时序发生器电路设计简化框图，主要由锁相环、时标、数据处理电路和组合逻辑电路组成。晶振的时钟信号输入锁相环后，经过倍频输出至时标电路；数据处理电路在接收到PC经由串口传送的延迟数据后，生成控制信号；时标电路在接收到控制信号后改变延时，最后通过组合逻辑电路输出。2.1 锁相环

所设计的时标主要由可编程延迟线与电平转换电路两部分组成。延迟线部分使用ON Semiconductor公司的NB6L295M延迟芯片，该芯片具有两个通道的延迟线，分辨率为11 ps。芯片内部主要电路如图3所示，一共有9阶延迟，对应9位锁存器，通过改变0或1决定是否选通来改变最终对信号产生的延迟，移位寄存器则用于存放接收的11位延迟数据，除去9位剩下的2位为模式选择与通道选择。该芯片有两个工作模式：双通道模式下，两条延迟线互相独立，为两个通道的信号分别提供延时；扩展模式下，将两条延迟线级联，以扩大可变延迟范围，但只能用于一路信号。信号经延迟芯片输出后需要传送至FPGA进行下一步处理，该芯片的输出信号为CML电平，需要将其转换为FPGA支持的LVDS电平。不同电平标准之间的区别在于电压所在区间范围的差异，主要由该电平的直流分量决定。电平转换电路如图4所示，采用交流耦合，用电容隔去直流分量后，经电阻网络分压提供LVDS电平所需的+1.2 V直流分量。其中，使用阻值较大的电阻以减小电阻网络对100Ω差分阻抗线的影响。


本文编号：3096599