基于FPGA的示波记录仪的高速数据处理
发布时间：2020-12-29 09:29
随着电子信息技术的飞速发展,数据处理类仪器已经被广泛的应用于各个领域,同时人们对数据处理的各方面要求也不断提高。示波记录仪是一个功能强大的数据采集系统,能同步测量多路不同组合的电信号和物理信号;同时也是一个可以捕获和分析瞬态事件,记录和显示历史事件的记录系统。目前我国不具备示波记录仪的生成能力,主要依赖进口。成功研发示波记录仪,掌握其关键技术,提高自主研发能力,具有深远的现实意义。其中如何对通道数可变、采样率可变的高速数据进行采集和如何实现对它们的实时记录是示波记录仪数据处理设计的核心技术和研发难点。本文主要基于以FPGA为核心的信号处理板为硬件平台,来实现示波记录仪的高速数据处理。本文首先根据示波记录仪的功能需求和技术指标,搭建了示波记录仪的高速数据处理构架。然后对多通道数据采集和实时记录两个技术难点进行了深入剖析。对于通道采集模块设计,要应对通道数为1到128可变和采样率为25kS/s到100MS/s可变的采集输入,本文采用了统一按最大通道数128和最大采样率100MS/s处理数据的总体方案。然后每个通道用200M DDR ISERDES对采集的数据进行串并转换,再根据不同时基对应...
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：73 页
【学位级别】：硕士
【文章目录】：
摘要
abstract
第一章 绪论
1.1 课题研究背景与意义
1.2 国内外研究现状
1.3 本文的研究内容及结构
第二章 示波记录仪的高速数据处理总体方案设计
2.1 示波记录仪主要功能和技术指标
2.2 示波记录仪总体方案和功能架构设计
2.2.1 总体方案设计
2.2.2 构架设计和功能分析
2.3 信号处理板总体方案和功能架构设计
2.3.1 总体方案设计
2.3.2 系统架构设计
2.4 关键器件选型
2.4.1 FPGA选型
2.4.2 实时记录存储介质选型
2.5 本章小结
第三章 多通道采集模块设计
3.1 多通道采集方案分析和架构设计
3.1.1 多通道采集方案分析
3.1.2 多通道采集架构设计
3.1.3 多通道数据采集总体介绍
3.2 通道数据降速接收处理模块
3.2.1 ISERDES简介
3.2.2 ISERDES的端口配置
3.2.3 ISERDES的时钟方案设计
3.2.4 串并转换器设计
3.2.5 字对齐模块设计
3.3 时基控制与抽点系数
3.4 数据获取模式
3.4.1 正常采集
3.4.2 峰值检测模式
3.4.3 高分辨率模式
3.5 本章小结
第四章 实时记录模块的设计
4.1 实时记录功能模块方案分析和架构设计
4.1.1 实时记录功能需求分析
4.1.2 实时记录功能方案设计
4.1.3 实时记录总体构架设计
4.1.4 多通道实时记录构架设计
4.2 DDR2 SDRAM存储器设计
4.2.1 DDR2 SDRAM选型
4.2.2 MIG IP核简介
4.2.3 MIG IP核读写时序分析
4.2.4 实时数据的读写操作
4.2.5 DDR2实现乒乓操作
4.3 PCIe接口设计
4.3.1 PCIe协议简介
4.3.2 PEX8311简介
4.3.3 基于PEX8311的本地接口设计
4.3.4 本地I/O读写时序控制
4.4 本章小结
第五章 实验验证和分析
5.1 实验平台和流程
5.2 多通道采集模块功能测试
5.2.1 基于ISERDES的降速模块功能测试
5.2.2 数据获取模式功能测试
5.3 实时记录模块功能测试
5.3.1 乒乓操作功能测试
5.3.2 PCIe接口功能测试
5.4 本章小结
第六章 总结与展望
6.1 全文总结
6.2 后续工作展望
致谢
参考文献
【参考文献】：
硕士论文
[1]基于PCIe的高速数据采集卡的FPGA设计与实现[D]. 林坤.电子科技大学 2013
[2]四通道数字示波器数据采集与存储设计[D]. 滕志超.电子科技大学 2009
本文编号：2945415
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：73 页
【学位级别】：硕士
【文章目录】：
摘要
abstract
第一章 绪论
1.1 课题研究背景与意义
1.2 国内外研究现状
1.3 本文的研究内容及结构
第二章 示波记录仪的高速数据处理总体方案设计
2.1 示波记录仪主要功能和技术指标
2.2 示波记录仪总体方案和功能架构设计
2.2.1 总体方案设计
2.2.2 构架设计和功能分析
2.3 信号处理板总体方案和功能架构设计
2.3.1 总体方案设计
2.3.2 系统架构设计
2.4 关键器件选型
2.4.1 FPGA选型
2.4.2 实时记录存储介质选型
2.5 本章小结
第三章 多通道采集模块设计
3.1 多通道采集方案分析和架构设计
3.1.1 多通道采集方案分析
3.1.2 多通道采集架构设计
3.1.3 多通道数据采集总体介绍
3.2 通道数据降速接收处理模块
3.2.1 ISERDES简介
3.2.2 ISERDES的端口配置
3.2.3 ISERDES的时钟方案设计
3.2.4 串并转换器设计
3.2.5 字对齐模块设计
3.3 时基控制与抽点系数
3.4 数据获取模式
3.4.1 正常采集
3.4.2 峰值检测模式
3.4.3 高分辨率模式
3.5 本章小结
第四章 实时记录模块的设计
4.1 实时记录功能模块方案分析和架构设计
4.1.1 实时记录功能需求分析
4.1.2 实时记录功能方案设计
4.1.3 实时记录总体构架设计
4.1.4 多通道实时记录构架设计
4.2 DDR2 SDRAM存储器设计
4.2.1 DDR2 SDRAM选型
4.2.2 MIG IP核简介
4.2.3 MIG IP核读写时序分析
4.2.4 实时数据的读写操作
4.2.5 DDR2实现乒乓操作
4.3 PCIe接口设计
4.3.1 PCIe协议简介
4.3.2 PEX8311简介
4.3.3 基于PEX8311的本地接口设计
4.3.4 本地I/O读写时序控制
4.4 本章小结
第五章 实验验证和分析
5.1 实验平台和流程
5.2 多通道采集模块功能测试
5.2.1 基于ISERDES的降速模块功能测试
5.2.2 数据获取模式功能测试
5.3 实时记录模块功能测试
5.3.1 乒乓操作功能测试
5.3.2 PCIe接口功能测试
5.4 本章小结
第六章 总结与展望
6.1 全文总结
6.2 后续工作展望
致谢
参考文献
【参考文献】：
硕士论文
[1]基于PCIe的高速数据采集卡的FPGA设计与实现[D]. 林坤.电子科技大学 2013
[2]四通道数字示波器数据采集与存储设计[D]. 滕志超.电子科技大学 2009
本文编号：2945415
本文链接：https://www.wllwen.com/kejilunwen/zidonghuakongzhilunwen/2945415.html
