基于异构计算架构的嵌入式交通标志牌识别系统的设计与实现
发布时间：2021-05-23 12:34
近年来,随着人工智能时代的到来,汽车自动驾驶技术得到了飞速发展。无人送货等小型自动驾驶车辆亦逐渐普及,该类车辆体积小、携带能源有限,在其交通标志识别系统中通常存在两类问题。若使用通用CPU、GPU计算架构的硬件平台,存在功耗高影响车辆续航能力的问题;若使用低功耗的嵌入式CPU,功耗虽低但处理能力差,无法满足系统实时处理图像数据的需求。为了解决上述问题,本文基于嵌入式CPU+FPGA的异构计算架构设计并实现了一种新的交通标志识别系统。该系统由交通标志分割子系统和交通标志内容识别子系统两个子系统级联而成。交通标志分割子系统使用颜色阈值将交通标志从整体图像中分割出来,交通标志识别子系统使用Lenet-5卷积神经网络对分割后的交通标志图像进行识别。交通标志分割子系统使用FPGA对颜色阈值分割算法中的色域空间转换,以及模糊、膨胀、腐蚀等算法进行并行化和流水线化设计,实现了加速。交通标志内容识别子系统使用FPGA对卷积神经网络不同卷积核之间的计算进行了并行化,将卷积层和池化层之间设计为流水线结构,从而实现了系统的加速。最终,系统以低于6w的总功耗,实现了从30fps的视频流中实时识别国内红蓝底色交...
【文章来源】：北京邮电大学北京市 211工程院校 教育部直属院校
【文章页数】：98 页
【学位级别】：硕士
【文章目录】：
摘要
ABSTRACT
第一章 绪论
1.1 课题研究背景及意义
1.2 国内外研究现状
1.3 研究内容
1.4 论文章节安排
第二章 相关技术介绍
2.1 硬件平台介绍
2.1.1 ZedBoard
2.1.2 Nexys4DDR
2.2 图像处理相关技术
2.2.1 交通标志数据库GTSRB
HSV转换)"> 2.2.2 图像色彩空间(RGB->HSV转换)
2.2.3 图像处理技术
2.3 卷积神经网络
2.4 FPGA硬件加速技术
2.5 定点数运算
2.6 本章小结
第三章 交通标志牌识别系统的需求分析与系统设计
3.1 需求分析与设计目标
3.1.1 需求分析
3.1.2 需求目标
3.2 交通标志识别系统架构设计
3.2.1 交通标志识别系统结构设计
3.2.2 交通标志识别系统算法流程
3.2.3 交通标志识别系统硬件结构设计
3.3 交通标志分割子系统设计
3.3.1 交通标志分割算法流程
3.3.2 使用FPGA对交通标志分割算法加速
3.3.3 交通标志分割子系统软硬件设计
3.4 交通标志内容识别子系统设计
3.4.1 交通标志内容识别软件算法
3.4.2 使用FPGA对卷积神经网络加速的分析
3.4.3 交通标志内容识别子系统硬件设计
3.5 本章小结
第四章 交通标志牌识别系统实现
4.1 系统平台简介
4.1.1 系统硬件资源
4.1.2 ZedBoard软硬件系统的搭建过程
4.1.3 ZedBoard软硬件系统基础实现
4.2 交通标志分割子系统软硬件系统实现
4.2.1 交通标志分割子系统软件实现
4.2.2 预处理硬件实现
4.2.3 交通标志分割子系统加速性能分析
4.2.4 中间级联传输部分硬件实现
4.3 路标识别子系统的硬件的实现
4.3.1 定点数加法部件实现
4.3.2 内积运算部件实现
4.3.3 地址生成部件实现
4.3.4 参数存储部件的实现
4.3.5 层间缓存部件实现
4.3.6 卷积池化层的实现
4.3.7 全连接层实现
4.3.8 整体系统硬件实现
4.3.9 卷积神经网络加速性能分析
4.4 本章小结
第五章 系统测试
5.1 系统测试环境及搭建
5.1.1 测试环境
5.1.2 测试准备
5.1.3 测试数据的构建
5.2 交通标志分割子系统测试
5.2.1 测试流程
5.2.2 测试结果及分析
5.3 交通标志识别子系统测试
5.3.1 内积计算部件测试
5.3.2 交通标志识别子系统神经网络各层仿真测试
5.3.3 交通标志识别子系统总体仿真测试
5.4 系统总体测试
5.5 系统性能及功耗对比
5.4.1 交通标志分割子性能对比
5.4.2 交通标志识别子系统功耗对比
5.4.3 整体系统性能功耗
5.6 本章小结
第六章 总结与展望
6.1 总结
6.2 展望
参考文献
致谢
攻读学位期间发表的学术论文目录
【参考文献】：
期刊论文
[1]深度学习FPGA加速器的进展与趋势[J]. 吴艳霞,梁楷,刘颖,崔慧敏. 计算机学报. 2019(11)
[2]基于FPGA的卷积神经网络并行加速结构设计[J]. 刘志成,祝永新,汪辉,田犁,封松林. 微电子学与计算机. 2018(10)
[3]一种基于FPGA的卷积神经网络加速器的设计与实现[J]. 张榜,来金梅. 复旦学报(自然科学版). 2018(02)
[4]基于FPGA的卷积神经网络的实现[J]. 李嘉辉,蔡述庭,陈学松,熊晓明. 自动化与信息工程. 2018(01)
[5]卷积神经网络的FPGA并行加速方案设计[J]. 方睿,刘加贺,薛志辉,杨广文. 计算机工程与应用. 2015(08)
博士论文
[1]基于FPGA的卷积神经网络并行结构研究[D]. 陆志坚.哈尔滨工程大学 2013
硕士论文
[1]基于异构处理器的深度卷积神经网络加速系统设计与实现[D]. 姜典坤.北京交通大学 2018
[2]基于FPGA的目标检测算法加速与实现[D]. 吴晋.北京交通大学 2018
[3]基于FPGA的卷积神经网络加速方法研究及实现[D]. 仇越.江南大学 2018
[4]神经网络图像压缩算法的FPGA实现研究[D]. 贾祖琛.西安电子科技大学 2018
[5]基于FPGA的卷积神经网络并行加速体系架构的研究[D]. 殷伟.西安电子科技大学 2018
[6]一种高性能CNN专用卷积加速器的设计与实现[D]. 鲍贤亮.南京大学 2018
[7]全连接神经网络在FPGA上的实现与优化[D]. 周鑫.中国科学技术大学 2018
[8]卷积神经网络加速器的实现与优化[D]. 孙凡.中国科学技术大学 2018
[9]基于Zynq的深度学习图像分类识别系统的设计[D]. 黄伟杰.广东工业大学 2018
[10]基于FPGA平台的深度学习应用研究[D]. 董振兴.西安电子科技大学 2018
本文编号：3202531
【文章来源】：北京邮电大学北京市 211工程院校 教育部直属院校
【文章页数】：98 页
【学位级别】：硕士
【文章目录】：
摘要
ABSTRACT
第一章 绪论
1.1 课题研究背景及意义
1.2 国内外研究现状
1.3 研究内容
1.4 论文章节安排
第二章 相关技术介绍
2.1 硬件平台介绍
2.1.1 ZedBoard
2.1.2 Nexys4DDR
2.2 图像处理相关技术
2.2.1 交通标志数据库GTSRB
HSV转换)"> 2.2.2 图像色彩空间(RGB->HSV转换)
2.2.3 图像处理技术
2.3 卷积神经网络
2.4 FPGA硬件加速技术
2.5 定点数运算
2.6 本章小结
第三章 交通标志牌识别系统的需求分析与系统设计
3.1 需求分析与设计目标
3.1.1 需求分析
3.1.2 需求目标
3.2 交通标志识别系统架构设计
3.2.1 交通标志识别系统结构设计
3.2.2 交通标志识别系统算法流程
3.2.3 交通标志识别系统硬件结构设计
3.3 交通标志分割子系统设计
3.3.1 交通标志分割算法流程
3.3.2 使用FPGA对交通标志分割算法加速
3.3.3 交通标志分割子系统软硬件设计
3.4 交通标志内容识别子系统设计
3.4.1 交通标志内容识别软件算法
3.4.2 使用FPGA对卷积神经网络加速的分析
3.4.3 交通标志内容识别子系统硬件设计
3.5 本章小结
第四章 交通标志牌识别系统实现
4.1 系统平台简介
4.1.1 系统硬件资源
4.1.2 ZedBoard软硬件系统的搭建过程
4.1.3 ZedBoard软硬件系统基础实现
4.2 交通标志分割子系统软硬件系统实现
4.2.1 交通标志分割子系统软件实现
4.2.2 预处理硬件实现
4.2.3 交通标志分割子系统加速性能分析
4.2.4 中间级联传输部分硬件实现
4.3 路标识别子系统的硬件的实现
4.3.1 定点数加法部件实现
4.3.2 内积运算部件实现
4.3.3 地址生成部件实现
4.3.4 参数存储部件的实现
4.3.5 层间缓存部件实现
4.3.6 卷积池化层的实现
4.3.7 全连接层实现
4.3.8 整体系统硬件实现
4.3.9 卷积神经网络加速性能分析
4.4 本章小结
第五章 系统测试
5.1 系统测试环境及搭建
5.1.1 测试环境
5.1.2 测试准备
5.1.3 测试数据的构建
5.2 交通标志分割子系统测试
5.2.1 测试流程
5.2.2 测试结果及分析
5.3 交通标志识别子系统测试
5.3.1 内积计算部件测试
5.3.2 交通标志识别子系统神经网络各层仿真测试
5.3.3 交通标志识别子系统总体仿真测试
5.4 系统总体测试
5.5 系统性能及功耗对比
5.4.1 交通标志分割子性能对比
5.4.2 交通标志识别子系统功耗对比
5.4.3 整体系统性能功耗
5.6 本章小结
第六章 总结与展望
6.1 总结
6.2 展望
参考文献
致谢
攻读学位期间发表的学术论文目录
【参考文献】：
期刊论文
[1]深度学习FPGA加速器的进展与趋势[J]. 吴艳霞,梁楷,刘颖,崔慧敏. 计算机学报. 2019(11)
[2]基于FPGA的卷积神经网络并行加速结构设计[J]. 刘志成,祝永新,汪辉,田犁,封松林. 微电子学与计算机. 2018(10)
[3]一种基于FPGA的卷积神经网络加速器的设计与实现[J]. 张榜,来金梅. 复旦学报(自然科学版). 2018(02)
[4]基于FPGA的卷积神经网络的实现[J]. 李嘉辉,蔡述庭,陈学松,熊晓明. 自动化与信息工程. 2018(01)
[5]卷积神经网络的FPGA并行加速方案设计[J]. 方睿,刘加贺,薛志辉,杨广文. 计算机工程与应用. 2015(08)
博士论文
[1]基于FPGA的卷积神经网络并行结构研究[D]. 陆志坚.哈尔滨工程大学 2013
硕士论文
[1]基于异构处理器的深度卷积神经网络加速系统设计与实现[D]. 姜典坤.北京交通大学 2018
[2]基于FPGA的目标检测算法加速与实现[D]. 吴晋.北京交通大学 2018
[3]基于FPGA的卷积神经网络加速方法研究及实现[D]. 仇越.江南大学 2018
[4]神经网络图像压缩算法的FPGA实现研究[D]. 贾祖琛.西安电子科技大学 2018
[5]基于FPGA的卷积神经网络并行加速体系架构的研究[D]. 殷伟.西安电子科技大学 2018
[6]一种高性能CNN专用卷积加速器的设计与实现[D]. 鲍贤亮.南京大学 2018
[7]全连接神经网络在FPGA上的实现与优化[D]. 周鑫.中国科学技术大学 2018
[8]卷积神经网络加速器的实现与优化[D]. 孙凡.中国科学技术大学 2018
[9]基于Zynq的深度学习图像分类识别系统的设计[D]. 黄伟杰.广东工业大学 2018
[10]基于FPGA平台的深度学习应用研究[D]. 董振兴.西安电子科技大学 2018
本文编号：3202531
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