基于FPGA的FIR滤波器在数字化棒控系统中的应用

发布时间：2021-07-08 18:36

　　反应堆棒控系统作为核电站的重要组成部分,其控制系统复杂,可靠性要求高。目前,压水堆核电站普遍采用三相半波整流回路对控制棒驱动机构进行供电。其输出电流纹波系数高,对后续控制和分析带来较大的干扰。依据采集的电流数据,使用LabVIEW快速傅里叶模块（FFT）模块进行频谱分析,分析电流波形的频率特点以及干扰源特性。根据控制和分析需求,采用有限长单位冲激响应（FIR）滤波器,选择合适的采样频率、截止频率和窗函数。使用MATLAB FDA工具,设计FIR滤波器阶数和每阶系数,分析滤波器的幅频特性曲线。考虑到FPGA具有扩展性强、运算速度快、并行处理能力强的特点,滤波器采用FPGA乘累加的结构实现。采用LabVIEW和ModelSim进行仿真,试验结果验证了滤波器设计的正确性和合理性。FIR滤波器能有效滤除信号中的高次谐波。FIR滤波器对国产数字化棒控系统的信号处理具有现实意义。 

【文章来源】：自动化仪表. 2020,41(01)

【文章页数】：4 页

【部分图文】：

电流波形

通过采用LabVIEW的快速傅里叶(fast Fourier transform,FFT)模块进行频谱分析[2],其幅频特性如图2所示。由于采用三相半波整流技术,其输入主要干扰源为50 Hz的奇倍频谐波。从电流波形信号的幅值频谱分析也可以看出,干扰频率集中在125 Hz左右,并且有高次谐波,均在50 Hz的奇倍频附近。根据电流波形信号以及干扰源的特性,低通滤波器截止频率设定为10 Hz[3]。

由于FPGA采用直接型FIR数字滤波器,采用并行算法,需同时考虑滤波效果和FPGA的资源占用问题。若滤波器阶数较小,则滤波器的幅频响应特性不满足滤波的条件,滤波效果不理想,会严重影响后续算法的实现;若滤波器阶数过高,则会大量消耗FPGA资源,对系统稳定性不利。综合考虑,采用15阶低通FIR数字滤波器。并行乘法器结构如图3所示。采用Matlab FDA工具分析,滤波器类型FIR,低通,窗函数为矩形窗,15阶偶对称,截止频率为10 Hz,采样频率为1 000 Hz。滤波器幅频特性曲线如图4所示[7]。

【参考文献】：
期刊论文
[1]高速并行FIR滤波器的FPGA实现[J]. 张维良,张彧,杨再初,杨知行.  系统工程与电子技术. 2009(08)
[2]基于分布式算法的数字滤波器设计[J]. 魏灵,杨日杰,崔旭涛.  仪器仪表学报. 2008(10)
[3]线性相位FIR数字滤波器[J]. 李亚奇,张雅绮.  电子测量技术. 2005(06)

硕士论文
[1]基于嵌入式系统的低频信号频谱分析及接口设计[D]. 张建宏.哈尔滨工程大学 2012
[2]基于FPGA的高速FIR数字滤波器设计[D]. 李健.西安理工大学 2008
[3]基于FPGA实现的定点FIR数字滤波器优化设计[D]. 卢鑫.湘潭大学 2007



本文编号：3272112