基于FPGA的同步控制硬件平台设计

发布时间：2024-02-05 17:59

　　在加速器驱动次临界系统(ADS)注入器Ⅱ的运行过程中,需要一套同步系统控制注入器Ⅱ上相关设备的同步。本文针对此要求,设计了一套基于FPGA的同步控制器。本文所设计的同步控制器以事件定时系统为基础,分主板和从板两部分。主板的作用是,通过光纤将触发事件发送给多个从板。从板的作用是,在收到来自主板的触发事件后,给相关设备发送延时和脉宽可调的触发信号。同步控制器以FPGA为核心,以SFP模块作为主板和从板之间的同步事件传输接口,用以太网传输上层控制信息。从板采用了精密的时钟数据恢复芯片,用来恢复出与主板参考时钟同步的时钟信号。同时,从板采用数字延时芯片,产生脉宽和延时可调的触发信号。本文的主要目标是设计出符合要求的同步控制器主板和从板硬件电路板。本文对同步控制器硬件的具体设计过程进行了重点论述,之后也详细说明了一套应用于同步控制器的程序设计,这套程序是为了能进一步测试同步控制器性能,同时也可以作为一套同步控制器应用程序。最后对整个同步控制器在实验室做了详细测试。结果表明,本文设计的同步控制器的硬件电路板各项指标都满足设计要求。

【文章页数】：71 页

【学位级别】：硕士

【部分图文】：

图1.1ADS原理示意图

第一章引言1第一章引言1．1选题背景及意义加速器驱动次临界系统（ADS）是嬗变放射性核废物、有效利用核资源及产生洁净核能的装置，ADS由中能强流质子加速器、外源中子产生器和次临界反应堆构成，其基本原理是，首先利用加速器产生的高能质子束轰击重金属靶（如铅），而与靶核发生散....

图1.3事件定时系统结构图

事件码的参考时钟来自一个外部射频（RF）时钟，RF时钟通常是主加速器频率，每个事件包含定时信息，一般由两个字节组成，一个8位事件码和一个8位分布式总线数据，这些事件经过8B/10B编码和并串转换后，通过高速光纤先发送给一个光纤扇出器（FANOUT），FANOUT将....

图1.5MRF公司各EVR产品性能参数表

EVG最多可以传输255种事件码。例如其事件VG-230[15]，RF时钟输入可编程分频范围1-20，光纤传输比-2.5Gbps，可产生事件钟范围50MHz-125MHz；事件接收器VME-分辨率最小达到8ns，抖动小于25psRMS（RootMeanSq....

图1.6MRF有上行数据流的事件定时系统结构图

图1.6MRF有上行数据流的事件定时系统结构图[16]国内的中国科学院上海应用物理研究所（SINAP）也研发了一套事件定并应用在了韩国浦项光源、中国科学院高能物理研究所的ADS注入器光源上，中国科学院近代物理研究所的ADS注入器Ⅱ上最近也采用了S件定时系统产品。SINA....

本文编号：3895994