基于多阶信号调制技术的高速SerDes物理层电路设计优化

发布时间：2017-03-25 12:01

  本文关键词：基于多阶信号调制技术的高速SerDes物理层电路设计优化，由笔耕文化传播整理发布。

【摘要】：随着集成电路的快速发展和多处理器计算能力的不断提高,芯片间互连成为提高计算机系统性能的关键因素。传统的并行数据传输方式由于芯片管脚的限制正逐渐被高速串行通信技术所取代。高速串行链路的物理层是高速串行通信的一个研究热点,涉及到均衡技术、信号调制技术等问题。均衡器类型的复杂多样性,以及电路设计中受工艺条件的局限使得背板收发器的设计面临带宽、补偿增益、信号摆幅等多方面的挑战。四电平脉冲幅度调制技术由于其带宽压缩特性被逐渐应用于下一代高速背板标准中,但是面临着线性度、符号相关性抖动以及判决阈值不确定性等诸多问题。本文针对高速串行链路物理层,从电路与系统的角度出发,重点研究均衡策略及其电路设计、幅度调制技术的设计与应用,以及相位调制技术的应用与设计。首先,为了应对高速背板信道的非理想特性所引起的码间干扰等问题,本文提出了一种基于非归零码的均衡器设计方法。传统的背板收发器从发送和接收两端均衡电路设计优化的角度,探索串行链路在速率和功耗方面的提升方法。本文从整体的、系统的角度,结合噪声环境、信号摆幅以及工艺特征参数等指标,对背板收发器的均衡器提出了一种指标分配策略,指导均衡器各级电路的结构设计与参数确定。我们设计了一个针对10-16 Gb/s的背板收发器电路,包含对发送端均衡器的比较、接收端均衡器校准电路的设计讨论。在65nm CMOS工艺最差情况、典型情况、最好情况三种工艺角下的电路瞬态仿真和建模拟合结果表明,在三类不同特性的背板信道下采用所提出的均衡策略与均衡器电路设计在误码率为10-12条件下眼图打开0.2个单位间隔左右。其次,本文为了解决串行链路中的带宽受限问题,提出了一种基于四电平脉冲幅度调制的收发器电路设计,包含改善线性度的符号产生发送驱动器、减少符号相关性抖动的发送端均衡器和基于数字电路实现的接收端均衡器。由于传统的电流模式符号产生器输出的线性度受输入信号的摆幅制约,我们提出了一种基于电压模式的符号产生器来拓展四电平脉冲幅度调制的输出线性范围。在65nnmCMOS工艺下版图后提取寄生参数的电路仿真结果表明,10 Gb/s四电平脉冲幅度调制采用基于电压模式的符号产生器比传统的电流模式符号产生器的输出线性度改善了43.1%。同时,在传统的发送端幅度均衡的基础上,我们提出了一种转换敏感的发送均衡技术,通过判别四电平脉冲幅度调制的符号转换类型调整符号的转换时间,使得四电平脉冲幅度调制的符号转换隐藏于最大的电平间隔转换之中,从而减小符号相关性抖动。在65nmCMOS工艺下版图后提取寄生参数的电路仿真结果表明,20Gb/s四电平脉冲幅度调制在6英寸背板信道上传输,采用转换敏感的发送端均衡器比采用传统的发送均衡器的近端眼图符号相关性抖动降低近一半,远端眼宽增大0.18个单位间隔。另外,我们提出了一种基于数字电路实现的四电平脉冲幅度调制的判决反馈均衡器设计,时序收敛可达20Gb/s,并且四个抽头系数可以自适应收敛。最后,本文为了解决四电平脉冲幅度调制在相同发送电平下信噪比损失大的问题,从相位调制技术降低符号率的角度,提出了一种四相移正弦曲线符号。我们从信噪比和功率谱密度两个方面比较了非归零码、四电平脉冲幅度调制和四相移正弦曲线符号的优缺点,得出带预加重的四相移正弦曲线符号符号(占空比为66%)可以在功率谱密度上逼近四电平脉冲幅度调制的同时,改善33%的信噪比损失。基于四相移正弦曲线符号在符号产生和时序上的特殊性,我们提出了一种基于四相移正弦曲线符号的收发器电路,包含去周期化电路、带预加重的编码器、时钟恢复、接收端均衡器以及译码电路等。晶体管级仿真表明,在65nm工艺1.2V电源电压以及600mV峰峰值的发送电平下,衰减小于20dB的信道下,四相移正弦曲线符号比四电平脉冲幅度调制的平均眼高大一倍。同时,随着电源电压从1.2V下降到0.9V,四相移正弦曲线符号的眼图打开程度下降率比四电平脉冲幅度调制小55%,比非归零码小20%。本文探索计算机系统中集成化芯片间互连高速串行链路单通道的物理层设计策略,从均衡电路设计方法和信号调制技术两个角度,提出了创新的电路设计及信号优化策略,为下一代集成化芯片间高速互连提供设计参考及解决方案。
【关键词】：高速串行链路 背板收发器 均衡 信号技术
【学位授予单位】：浙江大学
【学位级别】：博士
【学位授予年份】：2015
【分类号】：TN911.3;TN402
【目录】：

• 致谢5-6
• 摘要6-8
• Abstract8-17
• 1. 绪论17-33
• 1.1. 课题背景及研究意义18-19
• 1.2. 高速串行链路概述19-23
• 1.2.1. 高速串行链路的应用场景20-22
• 1.2.2. 高速串行收发器的设计挑战22-23
• 1.3. 高速串行链路研究现状23-27
• 1.3.1. 国外相关研究23-25
• 1.3.2. 国内相关研究25-27
• 1.4. 本文解决的关键技术问题27-30
• 1.5. 本文主要工作与内容安排30-33
• 2. 高速串行链路背板收发器设计方法33-66
• 2.1. 高速串行链路背板通道特性分析33-34
• 2.2. 高速串行收发器总体结构34-35
• 2.3. 均衡器电路设计35-52
• 2.3.1. 前向均衡器36-39
• 2.3.2. 连续时间线性均衡器39-43
• 2.3.3. 判决反馈均衡器43-52
• 2.4. 背板收发器中的指标分配52-56
• 2.5. 并串/串并转换电路56-58
• 2.6. 实验分析58-63
• 2.6.1. 实验环境58
• 2.6.2. FFE电路性能比较58-59
• 2.6.3. CTLE频率响应分析59-60
• 2.6.4. DFE系数自适应校准电路分析60-61
• 2.6.5. 收发器误码率分析61-62
• 2.6.6. 功耗分析62-63
• 2.7. 相关工作63-64
• 2.8. 本章小结64-66
• 3. 应用于高速串行链路的幅度调制技术66-98
• 3.1. 线性度66-71
• 3.1.1. 多电平信号线性度问题的成因分析66-69
• 3.1.2. 改进线性度的多电平符号产生器69-71
• 3.2. 发送端均衡71-77
• 3.2.1. PAM-4符号相关性抖动的成因分析72-73
• 3.2.2. PAM-4转换时间前向均衡器电路设计73-77
• 3.3. 接收端均衡77-85
• 3.3.1. PAM-4接收端指标分配77-78
• 3.3.2. PAM-4 DFE的设计挑战与难点78-79
• 3.3.3. 高速模数转换器ADC设计79-82
• 3.3.4. 基于数字信号处理的DFE设计82-85
• 3.4. 实验分析85-94
• 3.4.1. 测试向量和性能评价标准85-86
• 3.4.2. 线性度结果分析86-87
• 3.4.3. 发送端均衡结果分析87-90
• 3.4.4. 接收端均衡结果分析90-94
• 3.5. 相关工作94-96
• 3.6. 本章小结96-98
• 4. 应用于高速串行链路的相位调制技术98-122
• 4.1. 四相移正弦曲线符号99-104
• 4.1.1. 信噪比分析99-101
• 4.1.2. 功率谱分析101-104
• 4.1.3. 性能比较104
• 4.2. 基于四相移正弦曲线符号的收发器电路设计104-113
• 4.2.1. 去周期化电路106-107
• 4.2.2. 编码器电路107-108
• 4.2.3. 四相移正弦曲线符号的均衡电路108-109
• 4.2.4. 四相移正弦曲线符号的时钟恢复电路109-111
• 4.2.5. 解码器电路111-113
• 4.3. 实验结果113-120
• 4.3.1. 信道特性分析113-114
• 4.3.2. 信噪比余量比较114-116
• 4.3.3. 电路子模块仿真116-118
• 4.3.4. 收发器整体仿真结果118-119
• 4.3.5. 功耗分析119-120
• 4.4. 相关工作120
• 4.5. 本章小结120-122
• 总结与展望122-124
• 参考文献124-134
• 作者攻读博士学位期间发表的论文134-135
• 作者攻读博士学位期间参与的科研工作135-136
• 附录(缩略表)136

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