ALICEITS中MAPS探测器的数据驱动型读出电路芯片设计与实现

发布时间：2017-05-31 23:15

  本文关键词：ALICEITS中MAPS探测器的数据驱动型读出电路芯片设计与实现，由笔耕文化传播整理发布。

【摘要】：ALICE (A Large Ion Collider Experiment)是欧洲核子研究中心(CERN)大型强子对撞机上的一个重离子探测器,使用质子-质子、质子-核和核-核碰撞,主要用来研究夸克-胶子等离子体(QGP)的性能。ITS (Inner Tracking System)是ALICE探测器中的径迹探测器之一,是所有探测器中最靠近碰撞顶点的。它像一个庞大的相机一样记录每次有效碰撞产生的粒子衰变点的位置信息,而精确探测粒子的衰变位置需要具有高位置分辨的图像传感器和高速数据读出电路。然而商用图像传感器芯片不具有抗辐照能力,不能用于高能物理实验。究其原因是这类传感器芯片的设计目标是探测可见光,而高能粒子会穿透传感器芯片,破坏硅晶格,影响电路性能。因此必须设计专用的、抗辐照的粒子探测传感器芯片。随着LHC加速器能量和亮度的不断提升,ALICE中的多个探测器将在LS2 (Long Shutdown 2)期间,即2018-2019年,完成升级安装工作。此次升级的物理目标对其中的ALICE ITS探测器和读出电路也提出了更高要求,主要体现在以下几个方面：首先单像素面积由50 μm*450 μm减小到30 μm*30 μm,且传感器芯片的功耗密度小于100 mW/cm2;其次对重离子碰撞事件的读出速率由当前的1KHz提高到50 KHz(铅-铅)和200 KHz(质子-质子),因此单像素积分时间或传感器芯片阵列的读出时间应小于30μs；最后抗辐照能力要求达到1013 neq/cm2。然而,目前仅有的2014年安装在美国STAR实验中的MAPS类型径迹探测器芯片ULTIMATE,其积分时间、功耗密度和抗辐照能力分别约为190 μs,130 mW/cm2和1012 neq/cm2,不能满足ITS升级要求。本文的主要研究工作就是探索ALPIDE (ALice Pixel DEtector)像素传感器芯片中新的读出电路结构,以期达到或超越上述ITS升级指标。ALPIDE的读出电路设计中将单像素的积分时间和像素阵列的读出时间分开考虑,前者主要由像素前端放大电路的积分时间决定(一般几个μs),后者则由阵列的读出结构决定。对于前端放大电路,本文提出用单级n阱式PNP型晶体管放大器代替传统的多级CMOS管放大器,从而减小其输入电容,提高放大器输出信号幅度,进而实现直接驱动数字电路。该方法在提高放大器信噪比的同时能有效减小像素面积并降低功耗。辐照测试结果显示,其抗X-ray辐照能力可达5000 Krad而抗非电离辐射的能力略显不足。在减小单像素积分时间上,与前端电路积分时间相比,降低阵列读出时间有更大的空间。本文提出并实现了OrthoPix和AERD两种不同的芯片阵列读出结构,测试比较了各自性能,找到在满足减小阵列读出时间并降低功耗的前提下各自的应用方向。两种电路结构技术描述如下：OrthoPix读出结构采用四维投射技术实现非零数据压缩。该压缩方法的出发点是由于MAPS单像素面积小、帧像素多,每帧击中率一般为千分之几或更低,因此只读出被击中像素地址的非零数据压缩技术,可以有效减小像素阵列的读出时间并降低功耗。OrthoPix芯片最大的优势是单像素面积为10 μm*10 μm,位置分辨率高,但由于每个像素是模拟输出,且使用了列级比较器,导致该芯片的功耗密度比我们后期设计的AERD结构略大,在ITS的粒子击中率条件下,数据损耗率约为万分之二。初步测试结果显示采用该读出结构的芯片实现了预期读出功能,这种读出结构对于位置分辨率要求高的探测器具有优势,目前该芯片仍在继续测试中。AERD读出电路采用异步时序逻辑电路实现数据驱动读出、用优先地址编码实现非零数据压缩、利用门控传输时钟这三种技术有效减小了阵列读出时间并同时降低功耗,且与OrthoPix芯片相比,实现了无损数据压缩。本文最主要的贡献是提出了该读出电路,并在pALPIDEfs芯片像素阵列中用较小的电路面积成功设计实现了AERD读出电路结构。该芯片大小为15 mm*30 mm,单像素面积为28 μm*28 μm,整个像素阵列中AERD读出电路的功耗约为3 mW,像素阵列的功耗密度减小到约28 mW/cm2。在ITS要求的36 hits/cm2粒子击中率的条件下,该pALPIDEfs芯片阵列全部数据读出时间约3.6μs。对pALPIDEfs芯片的电性能和辐照测试结果显示,该芯片可以实现99%以上的粒子探测效率,当给电荷收集二极管p级提供-6V的电压后,能达到ALICE的抗辐照要求。积分时间和功耗密度均比ITS指标要求小一个数量级,比ULTIMATE传感器芯片小两个数量级,且位置分辨率小于5μm,与ULTIMATE芯片的～4μm相当。由于该芯片性能优越,ALICE合作组决定在ITS最终版升级芯片中使用AERD读出电路结构。
【关键词】：ALICE/ITS MAPS IC设计 数据驱动 低功耗 数据压缩
【学位授予单位】：华中师范大学
【学位级别】：博士
【学位授予年份】：2015
【分类号】：TN402
【目录】：

• 摘要5-7
• Abstract7-18
• 1 Introduction18-22
• 2 ALICE Experiment at LHC22-36
• 2.1 Large Hadron Collider22-25
• 2.2 ALICE experiment25-30
• 2.2.1 ALICE sub-detectors25-28
• 2.2.2 Track finding28-29
• 2.2.3 ALICE physics29-30
• 2.3 Inner Tracking System(ITS)upgrade program30-36
• 2.3.1 Currcnt dctcctor performance and limitations31-32
• 2.3.2 ITS upgrade concept32-36
• 3 Silicon Detectors in High-Energy Particle Physics36-56
• 3.1 Silicon p-n junction36-38
• 3.2 Basic concepts in a particle detector38-45
• 3.2.1 SNR39-40
• 3.2.2 Pile-up40-41
• 3.2.3 Impact parameter resolution41-43
• 3.2.4 Radiation hardness43-45
• 3.3 Silicon sensor technologies45-55
• 3.3.1 Microstrips46-48
• 3.3.2 Planar pixel sensors48
• 3.3.3 DEPFET48-50
• 3.3.4 Charge coupled devices(CCD)50-51
• 3.3.5 Monolithic Active Pixel Sensors(MAPS)51-52
• 3.3.6 SOI52-53
• 3.3.7 3D53-54
• 3.3.8 Conclusion54-55
• 3.4 Pixel detectors for ALICE ITS upgrade55-56
• 4 Monolithic Active Pixel Sensor Technology Characterization56-76
• 4.1 Technology choice57-58
• 4.2 Radiation hardness characterization58-64
• 4.2.1 TID-Total Ionizing Dose58-60
• 4.2.2 SEU-Single Event Upset60-61
• 4.2.3 Explorer prototypes61-64
• 4.2.4 Conclusion64
• 4.3 Bipolar transistors as sensor element64-76
• 4.3.1 Introduction64-66
• 4.3.2 Characterization of the Bipolar transistor66
• 4.3.3 Design report66-68
• 4.3.4 Test results68-74
• 4.3.5 Conclusion74-76
• 5 OrthoPix Readout Chip Implemented and Test results76-100
• 5.1 Pixel sensor matrix readout techniques at present77-83
• 5.1.1 Readout principle in MAPS77-79
• 5.1.2 Data compression in hybrid matrix79-81
• 5.1.3 Data compression in monolithic active pixel matrix81-82
• 5.1.4 Conclusion:comparison with general compression techniques at present82-83
• 5.2 OrthoPix implementation and first test results83-100
• 5.2.1 Principle and hit error estimation of the OrthoPix approach84-87
• 5.2.2 Implementation of the OrthoPix matrix87-90
• 5.2.3. Circuits of the front-end and the column-level comparator90-97
• 5.2.4 Conclusion97-100
• 6 AERD Readout Circuit Implemented in pALPIDEfs for ITS Up-grade100-130
• 6.1 ALPIDE chip development for the ALICE ITS upgrade101-106
• 6.1.1 Small scale prototypes101-103
• 6.1.2 Full scale prototype(pALPIDEfs)architecture103-106
• 6.2 Proposed AERD readout architecture for the pALPIDEfs106-121
• 6.2.1 Principle of the AERD circuit operation108-112
• 6.2.2 Implementation and post simulation results112-115
• 6.2.3 Race condition of this asynchronous AERD circuit115-116
• 6.2.4 Power consumption analysis116-121
• 6.3 Proposed scheme to improve the AERD readout speed121-125
• 6.3.1 Proposed new AERD structure to improve the speed121-124
• 6.3.2 Area estimation of the improved version124-125
• 6.4 Test results of pALPIDEfs125-128
• 6.5 Conclusion128-130
• 7 Summary and Outlook130-134
• 7.1 Summary130-132
• 7.2 Outlook132-134
• Bibliography134-142
• List of publications and activities142-144
• Acknowledgements144-145

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